状态机设计Verilog代码Quartus仿真

名称：状态机设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

根据流程图设计状态机

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1、工程文件

2、程序文件

3、程序编译

4、RTL图

5、仿真图

分频模块

控制模块

state_machine.vwf对应仿真图（路径1）

state_machine_2.vwf对应仿真图（路径2）

state_machine_3.vwf对应仿真图（路径3）

整体仿真图(以路径1为例)

部分代码展示:

//分频模块
module clk_div(
input clk_in,//50MHZ
input rst_n,
output clk_10Hz//100ms
);
reg [31:0] div_cnt=32'd0;
//LED输出控制
always@(posedge clk_in or negedge rst_n)
if(!rst_n)
div_cnt32'd25) ? 1 :0 ;//计数2500000---仿真减小为25
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1363