基于FPGA的15位全加器设计Verilog代码Quartus仿真

名称：基于FPGA的15位全加器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

15位全加器。

设计1位全加器，并将1位全加器组合为15位全加器。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

Testbench

仿真图

十进制表示如下

部分代码展示:

//1位全加器模块
module  full_1bit(
input in_A,//加数
input in_B,//加数
input cin,//进位输入
output sum_AB,//和
output cout//进位输出
);
wire temp;
//组合逻辑门电路
assign sum_AB=cin ^ (in_A ^ in_B);//异或
assign temp=cin & (in_A ^ in_B);//与门、异或
assign cout=(in_A & in_B) | temp;//与门、或门
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=761