基于FPGA的5位全加器设计Verilog代码Quartus仿真

名称：基于FPGA的5位全加器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

5位全加器

1、先设计1位全加器；

2、5个1位全加器串行进位,组成5位全加器。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Vwf文件

6. 仿真图

二进制显示

用十进制显示

部分代码展示:

//5bit全加器
module add_5bit(a,b,cin,sum,cout);
input [4:0] a;//加数
input [4:0] b;//加数
input cin;//加数进位
output [4:0] sum;//和
output cout;//和进位
wire [4:0] T;//中间信号
//5个1位全加器串行进位,组成5位全加器
F_ADDR u1(.a(a[0]),.b(b[0]),.cin(cin) ,.sum(sum[0]),.cout(T[0]));
F_ADDR u2(.a(a[1]),.b(b[1]),.cin(T[0]),.sum(sum[1]),.cout(T[1]));
F_ADDR u3(.a(a[2]),.b(b[2]),.cin(T[1]),.sum(sum[2]),.cout(T[2]));
F_ADDR u4(.a(a[3]),.b(b[3]),.cin(T[2]),.sum(sum[3]),.cout(T[3]));
F_ADDR u5(.a(a[4]),.b(b[4]),.cin(T[3]),.sum(sum[4]),.cout(cout));
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=774