FIR低通滤波器设计VHDL代码Quartus仿真

名称：FIR低通滤波器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

FIR低通滤波器设计：

1、要求滤波器截止频率1KHz，采样频率5KHz。

2、系统时钟50mHz。

3、生成带噪声的波形进行滤波功能的验证。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
ENTITY fenpin IS
   PORT (
      clk      : IN STD_LOGIC;
      reset_n  : IN STD_LOGIC;
      
      clk_out  : OUT STD_LOGIC
   );
END fenpin;
ARCHITECTURE trans OF fenpin IS
   
   SIGNAL cnt           : STD_LOGIC_VECTOR(17 DOWNTO 0);
   
   -- Declare intermediate signals for referenced outputs
   SIGNAL clk_out_xhdl0 : STD_LOGIC;
BEGIN
   -- Drive referenced outputs
   clk_out <= clk_out_xhdl0;

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=548