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Xilinx 7系列FPGA PCB设计指导(四)
传输介质的选择,无论是PCB材料还是电缆类型,都会对系统性能产生很大的影响。尽管任何传输介质在GHz频率都是有损的,但本章提供了一些管理信号衰减的指南,以便为给定的应用获得最佳性能。
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本文我们介绍区域时钟资源。区域时钟网络是独立于全局时钟的时钟网络。不像全局时钟,一个区域时钟信号(BUFR)的跨度被限制在一个时钟区域,一个I/O时钟信号驱动一个单一的Bank。这些网络对于源同步接口设计特别有用。7系列器件中的I/O Bank与时钟区域的大小相同。为了理解区域时钟是如何工作的,理解区域时钟信号的信号路径是很重要的。
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Xilinx 7系列FPGA PCB设计指导(五)
传输线沿其长度定义并控制特性阻抗。然而,它们接口的三维结构在信号路径上没有容易定义的或恒定的阻抗。计算10Gb/s信号通过这些结构时所看到的阻抗,需要3D场解算器等软件工具,而2D场解算器足以计算传输线特性阻抗。PCB设计人员可以使用本章中的分析和示例来辅助此类通道的设计。本章未涉及的案例可能需要进一步仿真和分析。
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