芯耀
与非AI
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2026 年 5 月 27 日，无锡—— 在 CSPT 2026 半导体封装测试暨玻璃基板生态展同期举办的 "2.5D/3D IC 集成与封装大会" 专题论坛上，南京屹立芯创半导体科技有限公司技术代表发表了题为《提升堆叠良率：针对先进封装技术的除泡与热压方案》的主题演讲，深度剖析了 AI 高算力时代先进封装面临的工艺挑战，并系统展示了公司在气泡消除、晶圆级真空贴压膜及混合键合应力管理领域的全栈解决方案，引发了与会行业专家的广泛关注。
AI 算力狂飙，先进封装迎来 "良率大考"
随着大模型训练与推理需求呈指级增长，AI 芯片正朝着更高集成度、更高带宽、更低功耗的方向加速演进。从 2D 平面封装到 2.5D 中介层集成，再到 3D 垂直堆叠，芯片封装技术已从传统的 "保护外壳" 转变为决定系统性能的核心要素。CoWoS、HBM、混合键合等先进技术的广泛应用，使得 Bump 尺寸从微米级向亚微米级甚至纳米级迈进，互连密度提升了上万倍。
然而，性能飞跃的背后，工艺挑战也在同步升级。在多层堆叠架构中，任何微小的工艺缺陷都可能被放大为灾难性的失效。特别是微米级气泡和热机械应力，已成为制约 2.5D/3D IC 量产良率的两大 "隐形杀手"：
气泡缺陷：在超薄芯片（<50μm）堆叠、底部填胶、环氧树脂灌封等工艺中，气体逸出通道被严重压缩，残留的微米级气泡会削弱界面结合强度，阻塞散热路径，在温度循环中膨胀引发芯片裂纹或界面剥离。
应力与翘曲：不同材料热膨胀系数的差异，以及键合、加热过程中的温度不均，会导致晶圆翘曲和内部应力累积。在混合键合工艺中，预键合阶段看似微小的界面间隙或边缘翘曲，经过高温退火后会被放大为不可逆的空洞、裂纹甚至整片失效。
行业数据显示，先进封装良率每下降 1%，制造成本将上升 5%-10%。对于 16 层 HBM 堆叠这样的复杂结构，总良率可能降至 90% 以下，严重影响了 AI 芯片的规模化量产和成本控制。
屹立芯创全栈方案，直击堆叠良率痛点
多领域真空压力除泡系统：采用真空压力交互工艺，高效清除芯片粘接、底部填充、封装灌封等全流程残留气体，将空洞率控制在极低水平，从源头规避界面分层、散热失效等风险，适配多层芯片堆叠、HBM 等高精密度制造场景，保障量产良率稳定。
晶圆级真空贴压膜解决方案：依托真空环境结合柔性压合核心技术，实现高深宽比结构完整填覆，兼容 PI 干膜等各类主流膜材，解决传统工艺贴膜不均、气泡夹带、边缘破损等问题。系统工艺稳定性优异，可与产线自动化系统无缝对接，满足 Fan-out、TSV、Flip Chip 等先进封装制程标准。
应力释放SRS系统：针对混合键合制程核心痛点，屹立芯创采用“热塑性形变+应力松弛+真空环境”三位一体架构，通过热塑性形变使表面平整，通过应力松弛释放畸变能，再以真空保证界面纯净，将“机械接触”升级为“分子级键合预备态”。后续退火时，原子扩散激活能降低，工艺窗口拓宽，良率与可靠性显著提升。
随着 AI 技术的持续演进，先进封装将迎来更加广阔的发展空间。屹立芯创将继续秉持 "以智驭热，以创克力" 的理念，不断深化在除泡与应力管理领域的技术创新，加强与产业链上下游的协同合作，为全球客户提供更加优质、高效的解决方案，助力中国半导体产业实现高质量发展。
