芯耀
与非AI
301
上一篇讲AI是否会取代芯片验证工程师的文章反响很好，让很多人共情了，后台留言也炸了，大家纷纷表达了自己的焦虑之情，也对人类工程师未来的背锅侠命运深表认同。
但不管有多焦虑，从现在AI发展的速度来看，AI在芯片领域大杀四方只是个时间问题。
这个时候，人们容易走向两个极端。一个是「鸵鸟型」，选择把脑袋埋在沙子里，假装AI浪潮没有发生，在日常生活里也尽自己可能避免使用AI。我就遇到过顶会审稿人见到和LLM相关的论文就给低分，估计是想用自己的力量阻挡AI发展的速度。
但实话说，随着现在AI的狂飙猛进，这种人已经越来越少了。事教人一次就行，当他们看到同事用AI几分钟就生成了自己可能手搓一天才能搞出来的testcase或者流程脚本，这种生产力的真实提升会迅速击穿任何心理防线。
于是更多的人滑向了另一个极端，我称之为「造物主型」。这批工程师往往对新技术极其敏锐，学习能力极强。他们第一时间拥抱了AI，看到了AI在代码生成、文档总结等方面惊人的爆发力，于是一种试图用AI重新发明一切的雄心壮志便油然而生。我知道现在有不少技术团队和芯片初创公司，不止用AI写代码，而是已经在用AI手搓EDA工具了。他们好像造物主一般，立志要发明新的「范式」，改变旧秩序，建立新秩序。
随着时间的推移，当这些造物主们试图将自研的AI工具链推向更深、更复杂的研发环节时，问题开始集中爆发了。他们渐渐发现，手里曾经无往不利的AI法宝，突然之间不那么灵了。
而这一切的一切，像极了五十年前这个行业已经走过的路。
一、造物主们遇到的墙
做芯片开发的时候，我们经常遇到功耗墙、内存墙、互连墙等等各种墙。
但殊不知在使用AI工具的时候，也会遇到一个新的墙：效率墙。
这是我新发明的词，它指的是刚开始使用AI时，工作效率会快速提升；但随着任务复杂度增加、项目周期增长、上下文不断膨胀，AI 所带来的边际收益开始迅速下降。这种效率撞墙的情景对于芯片类任务来说非常明显。
之所以会出现AI的效率墙，我认为主要有说三个原因：
原因一、工作任务复杂度的指数级爆炸
现在设计数字芯片主要靠写RTL代码，所以很多人容易把芯片代码理解成另一种软件代码：
既然AI能写Python、Java和C++，自然也应该能写Verilog、SystemVerilog，甚至自动完成芯片设计。
但问题在于，芯片开发真正困难的地方不只是语法，小芯片和大芯片的复杂度区别也不只是一百行代码和一万行代码的区别那么简单。
具体来说，芯片开发的工作复杂度有很多个维度。
首先是状态空间，软件中一段代码通常沿着某条执行路径运行，而硬件中的大量逻辑在并行工作，这就在同一时刻带来大量可能的状态。其次是时间关系，因为芯片逻辑不只要求结果正确，还要求结果在正确的周期出现。第三是全局约束，即一个局部的最有修改，可能让系统整体变的更差，经常修时序bug的人都知道被N条时序违例路径支配的痛苦。
更难受的是，这几个维度是互相作用、互相耦合在一起的，牵一发而动全身，不是简单的分而治之可以解决。
通用 Agent 在简单模块中表现不错，是因为任务边界相对清晰，反馈也容易获得。进入系统级验证或复杂物理实现后，任何一次修改都可能产生长距离影响，AI 必须持续理解设计意图、层级关系、工具状态、历史结果和全局约束。
一旦其中某个上下文丢失，代码表面上看起来依然合理，工程结果却可能完全错误。这就是工作复杂度增加带来的复杂度爆炸问题。
原因二、概率模型和确定性工程的天生不匹配
现在的大模型本质上仍然是概率生成模型，它擅长根据上下文给出最可能的答案。
但芯片开发需要的是高度确定性的工作流程。
对于同样的 RTL、约束、工艺库和工具版本，仿真一百次、综合一百次，理论上应该产生可解释、可复现的结果。这对于现在的AI来说天生就很难做到。
更麻烦的是，发展到现在AI仍然会用非常完整、非常自信的语言解释一个错误结论。人类工程师看到一段凌乱的代码时，天然会保持警惕；看到一段结构完整、注释清楚、解释充分的 AI 代码时，反而可能降低戒心。这就可能会让AI埋的bug一直潜伏到项目后期。有时候，排查AI信誓旦旦生成的底层逻辑错误，消耗的心力甚至会超过自己从头写。
原因三、造铲子迷思
这是造物主心态的最直接体现。之前人们遇到困难的想法是，工具不好用我去换一个；但现在AI变强了，人们的想法变成了：工具不好用，我去造一个。
于是芯片工程师不去设计芯片本身，反而都去重写仿真软件、重写编译流程、重写综合器/布局布线/时序优化工具、搭建多智能体框架……自己花了大量时间监督AI干活、公司烧了大量token，结果项目也并没有推进多少。
这已经不是磨刀不误砍柴工，而是你为了砍柴要自己从头造一把刀。
二、历史重演
事实上，「造物主」们遇到的这些问题并不是第一次发生。如果你回头想想，EDA工具本身刚刚出现的时候，对于那些习惯直接手画晶体管和芯片版图的工程师们来说，已经是一种黑魔法了。
早在 20 世纪 50 年代末到 60 年代，随着集成电路开始包含数百个门和数千个晶体管，工程师就已经尝试利用计算机辅助检查电路、生成掩膜图形和减少设计错误。1966年，IBM和仙童的天才工程师们进一步开发了逻辑仿真、测试生成以及布局布线系统。此后，SPICE、电路仿真、设计规则检查和自动布局等技术逐渐成熟。
1979 年，Carver Mead和Lynn Conway的《Introduction to VLSI Systems》推动了VLSI设计方法的普及。进入80年代之后，逻辑仿真、布局布线、物理验证和逻辑综合逐渐商业化，EDA开始从芯片公司的内部辅助软件，演变成一个独立产业。
我说这么多历史的原因，是那个时代的行业状态，其实和AI/智能体爆发的当下非常相似。
最早的时候，顶级半导体公司普遍拥有自己的EDA团队。这是因为市面上没有足够成熟的工具，而设计工具直接决定芯片能不能做出来。所以自研EDA工具就成了这些大公司的必然之举。
这也是当年全民造「EDA工具」这把铲子的巅峰时期。
但后来大家发现，随着芯片复杂度提高，EDA工具的开发难度指数级上升。工具不仅要支持更多晶体管、更复杂的设计规则和更庞大的数据规模，还要持续跟进新的工艺节点、新的器件模型、新的验证方法和新的计算架构，有些问题甚至是不可解的——工作复杂度爆炸。
不仅EDA工具要解决的问题也来越复杂，为了维持这些只能自己用的内部工具的迭代，芯片公司需要填进去的研发人员、计算资源变成了深不见底的无底洞——造铲子迷思。
历史总是惊人的相似。
于是，大多数芯片公司接受了一件事：即使设计工具极其重要，也不代表每家芯片公司都应该自己开发一套完整工具。
产业分工由此开始发生，SDA与ECAD在1988年合并，成立Cadence。Cadence后续又通过内部研发和并购，逐渐形成从模拟设计、数字实现、仿真验证到物理签核的完整产品体系。与此同时，Synopsys、Mentor Graphics等公司也不断扩大专业工具链。
这里唯一的例外可能是FPGA公司，他们出于各种原因选择保留自研FPGA的EDA工具。这又是新故事了，感兴趣的读者朋友记得点赞+分享+关注，想看的人多我就安排一个。
话说回来，芯片公司们最终做出了理性选择，不去造所有铲子，而是专注于自己的芯片产品本身。这种行业分工也带来了之后几十年芯片技术的持续演进。
这个历史规律，其实在今天的AI浪潮里也同样适用。
举个例子，现在芯片行业的铲子之王，非英伟达莫属。但即便拥有顶级工程团队、海量 GPU 算力和庞大内部数据，老黄仍然选择与Cadence合作构建ChipStack，而不是让每一位芯片工程师都从头开发自己的Agent。对于英伟达来说，这也是当下最符合商业和工程逻辑的选择。
三、EDA巨头的AI产品到底能不能打？
前面说的是问题的一方面，如果EDA巨头们造的铲子不好用，也不能摁着头让芯片厂商们用（虽然很多时候是这样的，别问我是怎么知道的）。但至少ChipStack这个产品还是很能打，就像我在上篇文章写过的，绿厂工程师用 ChipStack智能体配合Xcelium逻辑仿真和Jasper 形式化验证运行大量混合仿真，这套流程能让RTL 验证周期提速超过40倍，并将典型的五周验证循环缩短到一天以内。
如果再往高处看，像Cadence这样的EDA公司的优势可以总结成三个词：专业化、系统化、开箱即用。
专业化是指，ChipStack这样的AI智能体，是构建在海量真实的芯片设计历史数据之上的，这是通用模型或者小作坊手搓的智能体产品无法企及的专业壁垒。换句话说，和Chatgpt、DeepSeek这样的全才不同，EDA公司做出来的是一个吸收了半导体行业几十年工程经验的专用AI、芯片老法师属于是。
系统化是指，EDA公司做的是产品级的东西，并且对公司之前的其他EDA产品有原生支持能力。比如ChipStack作为超级智能体，就能和Cerebrus、Verisium等等很多Cadence自家的成熟EDA工具进行原生级别的联动。
其中，Cerebrus主要面向数字后端和物理实现优化，当ChipStack生成出RTL之后，再结合工程师给出的功耗、性能和面积目标，系统会利用强化学习自动探索不同的流程配置，并根据结果继续优化RTL。根据Cadence的数据，Cerebrus可以实现最高10倍生产力提升和最高20%的PPA 改善。
在AI时代，Cerebrus进化成了Cerebrus AI Studio，它面向多模块、多用户和层次化 SoC 实现，试图把单个模块的参数探索，扩展为整个 SoC 的智能调度与协同优化。Cadence 宣称，该平台可通过并行化和迁移学习，将 SoC 交付周期压缩 5 到 10 倍，并提升工程师同时处理多个模块的能力。
另外一个工具Verisium 专注验证，全名是Verisium AI-Driven Verification Platform。在使用ChipStack进行验证的过程中，会多次调用Verisium进行波形分析，root cause分析，进而去修改RTL进行bug修复，然后循环往复直到功能仿真通过。它还能利用历史数据进行测试调度、失败聚类、覆盖率优化和回归资源管理。包含的产品组件包括 Verisium AutoTriage、CodeMiner、WaveMiner、PinDown、SmartRun、SmartProof等等，都是这么多年Cadence积累下来的家底（的一部分）。
再进一步，工具厂商还可以原生调用EDA的底层执行引擎，而不是在工具外面「隔靴搔痒」。现在绝大多数第三方的外挂Agent还处在工具调用阶段，这样不同工具之间数据传递和由此带来的信息损失就成了不可避免的问题。由于缺少全局信息，Agent也很难以全局视角统筹任务的推进。
相比之下，Cadence本身就是底层EDA工具链的提供者，也知道什么结果对各个工具来说更有意义。比如，普通大模型看到一份时序报告，可能只会寻找最差的Slack；而真正的后端系统还需要理解路径组、例外约束、时钟关系、物理位置、拥塞和优化阶段，从更高的视角避免修了一条路径、又出现10条更差的路径。
验证也是如此，大模型看到一组失败的用例，可能根据错误文本进行分类；原生验证平台则能够把失败与波形、覆盖率、代码修改、随机种子、断言和历史回归关联起来，更加深入地去挖掘出错的根本原因（root cause）是什么。
这就是「能调用工具」和「属于工具系统」之间的区别。
还有就是开箱即用，这对于使用者来说非常重要，可能有的时候比工具性能强还重要，毕竟没人想对着一堆质量未知的开源代码死磕。Cadence计划2026年把ChipStack推进到Level-5级别的自主能力，并计划在2026年下半年向早期客户开放。这意味着虚拟工程师能够在安全运行环境中组织动态仿真和自动化工作流。它采用英伟达的Nemotron模型，并通过NVIDIA OpenShell运行环境提供隔离与安全控制。同时，Cadence还与谷歌云合作，把Gemini模型引入 ChipStack，构建可扩展、云原生的Agent设计平台。这也说明专业的AI EDA平台的优势并一定来自某个神奇的模型，而是一整套系统化的产品能力。
四、芯片工程师该怎么办？
如果商业AI EDA平台能够自动写RTL、生成UVM、运行回归、分析Bug，甚至推动后端实现，那芯片工程师除了背锅还能干什么？什么才是AI时代芯片工程师的核心能力？
这个问题，我前几周在英国伦敦问了英国两院院士、伦敦国王学院高级副校长、ARM讲席教授、也是我的硕士导师Bashir Al-Hashimi爵士，他的回答惊人的简单：
判断力。
用他的话说，过去一名工程师的生产力经常通过代码量、完成模块数量或者解决 Bug 数量来衡量。但在AI能够大规模生成代码之后，代码本身会越来越便宜，而且人永远不可能比AI还快。所以未来真正稀缺的，不是在一天内生成五千行RTL，而是能不能判断这五千行RTL是否符合架构意图，能不能在极端状态下保持正确，能不能在现实工艺和资源约束下达到目标。这需要人类工程师来设定架构和计划、引导AI在正确轨道上运行、并做审阅和拍板（背锅）。
问题是，这些听起来更适用于资深工程师；那对于刚入行的年轻人怎么办？
Al-Hashimi教授的回答是：AI会改变经验积累的方式，但不会让经验失去价值。
也就是说，过去一个新人会花大量时间查语法、写模板、配环境、重复运行简单流程。这些工作确实能够帮助熟悉工具和开发流程，但其中很大一部分并不等于真正的工程判断力。
当AI接管这些重复工作之后，新人应该有意识地把节省下来的时间，用在理解「为什么」上。比如，不要只让AI生成RTL，还要追问它为什么选择这种结构，替代方案是什么，对时序、功耗和面积有什么影响。不要只让AI修复测试用例，还要自己定位失败的因果链，理解第一个错误状态是如何产生的……
关键在于，不要把AI当成替你完成作业的工具，而要把它当成一个能够无限陪练、但偶尔会一本正经讲错话的助教，利用它的帮助，尽快形成理解系统、提出好问题、验证答案的这三个核心能力。
五、芯片行业的新一轮分工
五十年前，芯片行业逐渐学会了一件事：专业的工具，应该由专业的EDA公司集中资源去做；芯片公司最重要的任务，是用好这些铲子，做出别人做不出的产品。
今天，这个结论依然成立。
芯片工程师不会停止使用AI，正如今天没有芯片工程师会拒绝综合、仿真和布局布线工具。这并不意味着芯片工程师已经被取代、或者放弃了自己的核心能力。
恰恰相反，工具的进化，在帮助工程师专注在注意力、经验和判断力的培养上，这些才是AI时代芯片工程师最重要的核心资产。
（注：本文不代表老石任职单位的观点。）
