从always on buffer联想到N-well gap和power island

1、MOS管

寄生PN结和寄生三极管在标准P衬底、N阱CMOS工艺中，PMOS制作在N‑Well内部，NMOS直接制作在P型衬底上，器件结构天然寄生两组BJT晶体管与三组PN结，共同构成PNPN可控硅SCR闩锁结构，是芯片Latch‑up失效的底层根源。

电路寄生一对交叉耦合的BJT：垂直PNP与横向NPN。垂直PNP由PMOS衍生，P+源极为发射极、N‑Well为基极、P衬底为集电极，N阱存在寄生电阻Rn。横向NPN由NMOS衍生，N+源极为发射极、P衬底为基极、N‑Well为集电极，衬底存在寄生电阻Rp。两只晶体管互相充当对方基极负载，形成正反馈环路，构成SCR低阻导通通路。

芯片同时存在三组关键寄生PN结。第一组为N‑Well与P衬底的大面积PN结，正常工况N阱接VDD保持反偏，一旦N阱电位跌落会发生正偏，载流子大量注入衬底。第二组是PMOS源漏P+与N‑Well的PN结，当输入输出信号出现高于VDD的过冲时会正偏，空穴灌入N阱。第三组是NMOS源漏N+与P衬底的PN结，当信号低于VSS时正偏，电子注入衬底。

这些正偏产生的少数载流子是触发闩锁的核心诱因。外部噪声、电压过冲、多电压域电位差，都会率先导通其中一只寄生BJT，通过SCR正反馈机制瞬间激活两只晶体管，形成VDD到VSS的极低阻抗大电流通路，造成芯片永久烧毁或卡死。

因此版图设计必须通过减小阱与衬底寄生电阻、增加Well Tap、搭配Guard Ring收集载流子、采用独立Nwell隔离等方式，从物理层面抑制寄生PN结正偏与SCR触发风险，保障芯片可靠性。

2、AON buffer综述

在先进工艺低功耗物理设计中，Always‑On（AON）常开缓冲器是跨断电域信号传输的核心单元，主要负责isolation隔离、retention保留、sleep睡眠等关键控制信号的常开传输。

当前主流Tapless工艺下，标准单元Row的Nwell整体连通，根据PMOS阱结构差异，AON Buffer分为Common‑Well共阱型与Independent‑Well独立阱型，二者布局约束与电气特性差异显著，是多电压域设计的重点内容。

Common‑Well AON Buffer为传统共阱结构，PMOS直接复用所在Row的整片公共Nwell，无需Nwell切割与Nwell gap，单元面积小、版图开销低，具备明显的面积优势。该单元逻辑电源接常电VDD_AON，但阱电位完全跟随整行公共Nwell电位，因此同Row所有单元的Nwell偏置电压必须统一。若放置在普通断电域Row，域电源关断后公共Nwell电位跌落，而AON器件源栅极保持常电，会导致PN结正偏导通，产生极大漏电流，甚至引发Latch‑up风险。因此，共阱AON Buffer仅能放置在全程上电的专属AON专用Row。

Independent‑Well AON Buffer是适配复杂低功耗场景的优化单元。其内部自带独立隔离Nwell，单元左右内置Nwell切割，无需后端手动添加Nwell gap，可与Row公共Nwell完全电学隔离。该单元拥有独立Nwell Tap并单独接VDD_AON，形成电位独立的Nwell孤岛，可直接零散摆放于普通断电域Row，支持同一行共存两种不同Nwell电位，完美适配常开信号随机分布的布局场景。缺点是单元面积更大，受Foundry DRC隔离规则约束存在额外间距开销，部分工艺会出现小幅VT与功耗偏差。

Nwell‑Gap是Independent‑Well型AON‑Buffer单元库内预先设计的隔离结构，通过直接镂空Nwell图层实现，该窗口区域去除Nwell图形，下方直接暴露P‑Sub衬底，无有源区、器件。

Gap将单元内部独立N‑Well与Row整片Common‑Well物理断开，两块不同电位的Nwell隔着P‑Sub，形成背对背反向PN结，阻断载流子横向扩散。Gap宽度必须满足Foundry的Nwell‑to‑Nwell间距DRC规则，以此保障电气隔离效果。

工程选型需按需取舍：集中批量布置常开信号优先使用Common‑Well AON Buffer，实现面积最优；零散跨域信号则选用Independent‑Well AON Buffer，规避电位冲突与流片风险。与普通共阱Isolation单元相比，独立阱AON无需人工切割阱隔离，可直接摆放，大幅降低后端人为失误概率。

3、power island

如果要在一个可关断的domain中或者可关断的block中集中配置一些comment well 的a on buffer；如果要在可关断domain中或者可关断block中配置一个常开物理区域（例如给顶层集中使用的feedthrough逻辑）；或者要在一个电压域中要集中放置一些不同电压的其他inst，就涉及到power island(电压岛）。

Power island内有独立的power mesh，其可以关断或常开，也可能设计独立的power switch chain。

Power island边界要做两件事。

1.保证本岛nwell连续、封闭、电位稳定。用endcap/boundary cell封row未端，用filler填内部空隙，用well tap按工艺间距提供nwell/p-sub接触。

2.保证两个island之间的nwell不非法拼接。这通常不是靠“摆一个特殊cell"解决，而是靠两个voltage area之间留足够keepout;各自row末端放endcap；各自内部按规则加filer和welltap；工艺如果支持DNW/isolated well,则在PDK定义的isolation ring或DNW边界处做隔离；最终由DRC/LVS/ERC确认nwell、p-sub、VDD、VSS没有软连接或短路。