只讲干货！第六届 RISC-V 中国峰会讲了什么？

2026 年被视为 RISC-V 发展历程中的里程碑之年。10 月 19 日，第六届 RISC-V 中国峰会的主题演讲释放出核心信号：RISC-V 已告别单纯的嵌入式标签，全面迈入高性能、云端与 AI 原生时代，正从边缘替代走向与 x86、Arm 的正面竞争。行业共识已然形成：RISC-V 正以每年一代芯片的迭代速度，强势抢占 AI 时代的新增量市场。

RISC-V 国际基金会 CEOAndrea Gallo：开源软件生态正成为 RISC-V 的护城河

Ubuntu LTS全面支持RISC-V，RISE构建农场100块开发板上线，117版软件完成移植，开源生态已成RISC-V核心护城河。Gallo 在演讲中指出，RISC-V 应用处理器的软件生态正在加速成熟：

芯片层面：欧洲 Open chip 项目不到两年便拿到 Bear 10 芯片样片，成为欧洲首款 2 纳米以下的服务器芯片，显示 RISC-V 高性能芯片在全球范围内多点开花。操作系统支持：Canonical 将在所有 Ubuntu LTS 长期支持版本中对 RISC-V 5 应用处理器提供完整支持。RISE 软件生态协同：RISE（RISC-V 软件生态）与 Canonical 协作推进开源软件上游适配，已完成 RISC-V 117 版软件（USP 1.17）移植，USP 不仅是智能手机的基础，也是智能物联网设备、可穿戴设备和智能面板的基础。推进中的项目包括 Python、Go、OpenJDK、Yocto、GCC、LLVM、PyTorch、llama.cpp 等；SiFive 近期加入 RISE。构建农场：RISE 正在搭建由 100 块 RISC-V 开发板组成的构建服务器集群（基于阿里玄铁 C910 和 SiFive 芯片，部署在 10 个定制机架上），首个机架已上线并将供 GitHub Actions 免费使用，北美实例托管于俄勒冈州立大学开源实验室，欧洲 Scaleway 和欧洲以外的亚太节点也在推进中。

核心判断：RISC-V 的发展"不是是否，而是何时"的问题已得到验证，高性能芯片与软件生态的双重进展正在推动其走向主流。

图灵奖得主、RISC-V 架构奠基人David Patterson：AI推理瓶颈在内存，HBF是突破口

GPU算力十年提升数十倍而内存带宽仅17倍；高带宽闪存HBF以同带宽10倍容量破解内存墙，RISC-V需全AI浮点类型支持瞄准推理市场。Patterson 从 AI 时代的算力瓶颈切入，给出 RISC-V 的战略机遇分析：AI 计算的本质挑战是内存，而非算力：

AI 推理市场预计未来十年增长十倍，主要瓶颈是内存容量与带宽。MoE、多模态、思维链、超长上下文（100 万 token）、RAG、KV 缓存等六项创新均加重了内存压力。对比数据：过去十余年六代 GPU 的 64 位浮点算力提升数十倍（更窄数据类型下提升更大），但内存带宽同期仅提升 17 倍；GPU 单卡功耗和市场价格十年间均上涨约 8 倍，导致研究人员和学生"连一块 GPU 都买不起"。雪上加霜的是资本开支激增导致的内存涨价：超大规模厂商（Meta、微软、谷歌、亚马逊）资本支出去年翻倍、超 7 亿美元，导致闪存每 GB 价格翻倍、旧 DRAM 涨 4 倍、最新 DRAM 涨 6 倍，价格曲线出现历史性反转。

高带宽闪存（HBF）——新的突破口：

HBF 采用与 HBM 相同的堆叠架构（硅通孔 + 基板 + 数千根导线），但用闪存芯片替代 DRAM 芯片。可实现与 HBM 同等的带宽但容量大 10 倍；相比 DDR RAM，带宽和容量均大 10 倍；相比闪存，带宽大 100 倍。局限：仍是闪存，写入寿命有限、读取延迟高于 DRAM、以 4KB 页面而非缓存行访问、写入慢 50 倍，适合大容量、稀疏读取的静态数据（如模型权重、RAG 检索库、预计算缓存），不适合 KV 缓存这类动态数据。为何历史上屡败的新内存技术这次有希望：1、AI 推理的巨大需求真实存在；2、标准内存技术（DRAM 每年仅提升 15%，摩尔定律放缓）已停滞，新机会窗口打开；3、 AI 软件栈简单（几百到几千行 PyTorch），无需说服微软改操作系统；4、 HBF 不是新物理，而是 HBM 封装工艺 + 标准闪存单元，可跟随 DRAM/闪存改进；5、晶圆稀缺时代，单片 300mm 晶圆 HBF 产 25-80TB，是 HBM 的 20-40 倍。

RISC-V 在 AI 时代的五项行动纲领：

瞄准 AI 推理这一巨大且快速增长的市场；矩阵乘法要成为指令集社区的一等公民；支持所有 AI 浮点数据类型（bfloat16、FP8、FP6、FP4 等），而不仅是经典浮点；批准关键扩展并避免碎片化，避免重蹈历史覆辙；利用 AI 降低 RISC-V 硬件开发成本——RISC-V 清晰、文档完善、形式化、可扩展、模块化的指令集规范，正是 AI 参与硬件设计的理想基础，而这是 Arm 和 x86 不具备的。

阿里巴巴达摩院首席科学家孟建熠：从稳定可靠走向创新卓越——玄铁产品、生态与量产全景

玄铁出货破60亿颗，今年发布的925/930/950（SPECint最高22分）、车规E908A；950的128核线性度78%，Agent负载性能超x86约10%。孟建熠的演讲覆盖玄铁的出货量、新产品、软件生态贡献与合作进展：

市场与量产：

行业预测 RISC-V 出货每年增长 50%，到 2030 年将占全球出货量的 25%。玄铁累计出货已超 60 亿颗，广泛应用于泛智能终端（MCU、无线连接、显示控制、音视频、安全、Sensor Hub）和服务器（BMC、网络 DPU、存储控制器、GPU/加速器）；下一阶段挑战是 CXL 和服务器 CPU 量产，以及基带和应用处理器的新尝试。

新产品线（今年推出三款，SPECint 2006 成绩）：

玄铁 925/930/950：SPECint 2006 分别达 12/17/22 分，覆盖从低到高的应用区间；950 多核与 Agentic 负载：128 核下线性度达 78%；针对 Agentic AI 负载相比 x86 性能优 10%，Agentic AI 让 CPU 在任务编排环节的重要性大幅提升（用户期待"任务下达下一秒出结果"）；车规新品 E908A：玄铁首个车规产品，同时满足 ASIL-B 和 ASIL-D，基于 908 平台，可用于安全岛、域控、动力底盘和车载网关；下一代车规/具身智能产品综合性能将提升五倍以上；路线图：下一代单核 SPEC2017 性能达 10 分以上，AI 性能提升 10 倍。

软件生态贡献：

GCC 社区贡献排名全球第二（仅次于高通），贡献 13 个编译器优化补丁；LLVM 社区贡献 111 个补丁，玄铁 CC 编译器性能比社区版提升 20%；OpenJDK 合入 48 个补丁（与中科院软件所合作），950 上 SPECjbb 性能优化提升 30% 以上，进入行业第一梯队，并将随阿里 Dragonwell 25 发布 RISC-V 版本；首批支持安卓 14 的 RISC-V 产品，正优化端侧软件性能。

合作与前沿探索：

与中科院计算所、中芯国际（合作方）开展 SMT 联合探索，SMT2 已获 30% 性能提升，预计 2028 年单核多线程产品 SPECint2006 超 100 分；与中科院软件所及社区深度合作，贡献度排名第二，并联合高通等在社区推动生态；与 RISC-V 国际基金会合作开源兼容性测试框架及 2796 个测试用例；与十所国内顶尖高校合作科研教学。

核心判断：RISC-V 已进入产品"稳定可靠"阶段，下一阶段要走向"创新卓越"；解决生态鸿沟的路径是在细分市场做出足够有竞争力的产品。

华胥基金创始管理合伙人容志诚：高性能CPU的五大竞争壁垒

宽发射核IP、NoC对分带宽、定制电路、先进工艺、软硬件协同是高性能芯片五大关键；未来须做到每年一代芯片迭代方有竞争力。容志诚以亲历者视角回顾了 RISC 的历史，并给出高性能 CPU 的竞争要素和未来十年判断：

RISC 的历史脉络：

1980 年代初伯克利发现：复杂指令集中真正常用的指令仅 10-20%，简化指令集可做出面积更小、功耗更低、性能更强的芯片，这是 RISC 的根基；从 RISC-I 到 RISC-V 历经 30 年、五个演进阶段。SPARC 的商业化经验：从芯片设计到量产集成约需 4.5-5 年，而工艺迭代约 3 年，因此架构需跨两代工艺摊薄迭代成本；2000 年前后 SPARC 的改进重点已从核性能转向 I/O 与服务器间互联。如今 x86（至强）、Apple 芯片底层数据通路已全是 RISC 风格设计，指令集差异在微架构层面趋于消失。未来市场高度细分（汽车、工控、PC、AI PC、AI 数据中心），单一公司拥有的专有指令集（x86、Arm）难以通用化应对，RISC-V 是唯一能支撑多应用优化的底层开放平台——中美已有超过 20 家公司开发 RISC-V 产品，热度远超 x86 与 Arm 赛道。

高性能 CPU 的五大关键能力：

核 IP：3-4 发射走向 6/8/10 发射（含向量、GPU 指令）时，旁路、解码、重排序缓冲（ROB）管理复杂度呈平方级增长，时钟频率与可扩展性是最大挑战；性能 = 指令数 × 微架构（IPC）× 频率，三者需协同优化；大规模多核管理：单芯片 64/128/200/300 核 + 8-16 通道 DDR + I/O 的协同，NoC 设计是难点，对分带宽（bisectional bandwidth）理论上限 50%，业界普遍仅 20-30%，超过 40% 极为罕见；定制电路能力：标准单元 EDA 流程简便但损失性能——专注电路/后端设计可让同工艺芯片从 2GHz 跑到 3GHz，性能差可达 1/3 到一半，全球能做到全流程优化的公司屈指可数；先进工艺：7nm→4nm→2nm 每代至少损失 1/3 性能，拿不到先进工艺（如 2nm/3nm/4nm）的产品无法参与国际竞争；软硬件协同：调度、内存管理、TLB 大小页、编译器协同是几十核到几百核扩展的前提；同时良率管理也至关重要（500-600 平方毫米大芯片需 70% 好裸片良率）。

未来十年判断：

核 IP 成为核心壁垒，AI 将被用于 IP 设计全流程优化；异构核 + 动态可调硬件 + 应用感知的 NoC 优化是方向；必须实现"每年一代芯片"的迭代速度，AI 可将开发流程压缩一半以下，做不到就没有竞争力；芯片点亮到量产的软硬件适配（传统需 11-15 个月，优化后软件性能可差 3-5 倍）必须压缩到一个季度；采购 IP 转向自研 IP，AI EDA 赛道投资价值巨大；传统 600-700 人的芯片团队 + 两三倍软件团队的模式，未来 200 人的 AI 驱动公司即可完成。

进迭时空创始人兼CEO陈志坚：从端到云——服务器级芯片 V100 与 Agent 安全方案

V100为46核（含6个香山核）、8通道DDR5，完整符合RISC-V服务器规范，以硬件级虚拟机沙箱解决Agent逃逸安全痛点。陈志坚提出"开源三要素"（开源硬件 + 开源软件 + 开源大模型）将构成下一代应用创新的核心，而大模型驱动的计算范式变革（设备从"被动执行指令"转向"主动理解意图"，交互从键鼠/触控转向语言与视觉）是 RISC-V"千载难逢的机会"——芯片硬件最有价值的是 RISC-V 芯片与 AI 芯片，软件最有价值的是大模型。

产品战略：

愿景为"全场景同构、全域同构，一份架构、一份代码"，结束同一软件在 x86/Arm 上重复开发的资源浪费；坚持核心技术自研：RISC-V CPU 核、RISC-V AI 核、片上 NoC 总线全部自研，面向端侧（Agent AI、Physical AI）与云端（Cloud AI、Agent 集群）两条产品线；芯片节奏为每年一代：2024 年 K1（首颗量产 RVA22 架构芯片）、2025 年 K3（首颗量产 RVA22/23 芯片），2026 年推出第三代——云端首款服务器级芯片V100。

V100 核心规格：

46 核：6 个香山（昆明湖架构）高性能核 + 40 个自研高能效核；8 通道 DDR5、52 个 PCIe 5.0 通道，支持虚拟化、Rust、安全；完整符合 RISC-V 服务器级规范：RVA23 Profile、Server SoC/Server Platform 规范、BRS 固件规范、安全规范等全套支持；首款集成香山昆明湖核的量产芯片；软件方面支持 UEFI 和 ACPI 标准接口，可零代码改动运行国内外主流操作系统发行版；研发历时三年（2023 年启动），形成 7 个子系统的量产级软硬件平台，大量核心 IP 因产业原因被迫自研，并实时追踪 RISC-V 规范的批准进程。

面向 Agent 时代的创新——轻量级虚拟机沙箱方案：

Agent 负载具有生命周期短、并发量大、执行模型实时生成代码、人在环外等特点，研究显示大模型 Agent 在真实部署中的越狱/逃逸率可从测试阶段的 6.5% 升至 55%，安全性是 Agent 落地的最大挑战之一；传统容器隔离存在缺陷（逃逸后可攻击宿主机内核、波及其他 Agent），V100 提供硬件隔离的芯片级结构，结合 KVM 与轻量级虚拟机沙箱（联合伙伴开发的 ZeroK、ZeroCage、ZeroFrame 三项技术），实现 Docker 级的低开销 + 虚拟机级的高安全性；虚拟化实现覆盖完整规范集：RVA23 Profile、Hypervisor 扩展、AIA 高级中断架构、IOMMU I/O 虚拟化。

解决方案与整机：

基于 V100 推出三个联合方案：计算、智算、存储；2U 计算服务器支持 RISC-V Server Platform 规范；4U 服务器支持插卡（AMD、寒武纪、昆仑芯等），可运行 DeepSeek V4.1 Flash；存储服务器支持 36 盘位，可做冷存储与温数据备份。

核心判断：大模型将催生"数字员工""数字家人"和 Physical AI 机器人等新品类，带来 10 倍级市场扩张；任何一代指令架构的变迁都不是吃掉存量市场，而是在新市场开辟 10 倍级应用，智能计算时代是 RISC-V 发展的最佳机遇。

RISC-V国际基金会首席架构师、SiFive联合创始人Krste Asanović：标准化与开放架构的长期演进

RISC‑V以CLRB‑M统一MCU配置、可变长编码预留扩展空间；2026年RVA23量产并与AI双向赋能，开放标准已成必然。作为RISC-V架构的奠基人之一，Asanović聚焦于ISA标准化体系的未来布局，核心信息集中在三个方向：

1. CLRB-M：微控制器领域的标准化突围。针对MCU市场长期存在的"任意扩展拼凑"问题，RISC-V国际基金会正在开发CLRB-M微控制器配置文件，强制要求一组公认扩展并保留部分可选项。值得注意的是，其工作范围超越ISA本身，延伸至中断、链路（link）、调试等子系统层面，旨在为微控制器生态标准化更多底层特性。该文件在汽车等强认证需求行业价值显著，可支撑流程标准化与后续认证工作，目前推进顺利。
2. 长指令编码的前瞻设计。Asanović重申"不添加新指令的指令集就是死掉的指令集"。RISC-V自始采用可变长指令编码（这与经典RISC哲学相悖，但属务实选择），避免了竞品架构因32位指令编码空间耗尽而被迫引入前缀指令的"奇怪做法"——RISC-V不存在单点故障。目前专门小组正在研究长指令的落地方式，首批长指令将用于超大二进制文件的远调用/跳转/分支及长立即数支持，可兼顾嵌入式代码体积压缩与数据中心级CPU性能提升。

2026年的双向赋能。Asanović将2026年定义为里程碑之年：RVA23配置文件硅片在多地问世，高性能RISC-V进入实质性量产阶段；AI与RISC-V形成双向赋能——RISC-V是运行AI的理想架构，而AI Agent正以"六个月前难以想象的方式"大幅降低代码移植门槛，业界对迁移的担忧显著减少。其结论是：作为开放标准，全行业协作意味着"RISC-V是不可避免的"。

Tenstorrent产品战略副总裁Aniket Saha：以IP、芯片粒与开放软件栈赋能AI计算

Tenstorrent以Ascalon到Ronin全谱系CPU加Tensix芯片粒覆盖云到边缘AI，约75万RISC‑V元素已规模化部署，直指替代Arm。Saha从商业与产品视角展示了RISC-V在AI计算基础设施中的规模化落地，其战略逻辑清晰：

1. 市场判断：唯一"从云到边缘"统一覆盖的ISA。Tenstorrent的Tensix计算IP需求自2025年起爆发式增长，AI计算（CPU+加速器）需求规模为近年半导体产业所罕见，横跨云、工作站、汽车、机器人与边缘市场。在功耗、算力、外形要求各异的分散市场中，RISC-V是唯一能够统一覆盖的指令集。
2. 全谱系CPU IP矩阵，对标Arm替代。为帮助客户摆脱既有架构，Tenstorrent构建了从高端到MCU的完整产品组合：旗舰Ascalon（8宽乱序高端核）、面向汽车的功能安全变体Alexandria（ASIL级）、小型顺序核Ronin与Juniper（面向汽车与MCU），配合自研系统IP支撑完整SoC构建。
3. "Baby RISC-V"与超大规模部署。每个Tensix AI计算元素内部集成4–5个RISC-V核心，承担数据打包/解包与核心间数据移动，大部分AI计算实际由这些RISC-V核心完成（内部称"Baby RISC-V"，暂不授权、未来将开放）。当前超级集群已包含约75万个RISC-V元素——Saha强调，没有RVA23及RISC-V International的标准化，如此规模的部署不可能在短期内完成，开放ISA允许其按工作负载自行添加自定义扩展、无需等待第三方。下一代产品方面：可参数化的Tensix Neo、已出硅且符合ISO 26262 ASIL-B的Tensix Neo Auto（面向物理AI），以及针对中国市场的Tensix Neo Global（IP授权/芯片/芯片粒多形态，首批chiplet已流片）。

物理AI全栈与芯片粒开放战略。围绕"感知—规划—执行"范式，Tenstorrent提供从张量计算、传感器接口、安全岛（Safety Island）比对到ASIL-D锁步区域控制器的全组件IP。生态层面推出开放芯片粒接口与开放芯片粒图集，支持"混搭式"chiplet业务（客户甚至可移除其AI加速器替换为自研方案）；所有预硅、后硅工具开源或免费提供。合作方面：互连与Arteris合作多代，功能安全采用ResilTech的STL，GPU与Imagination合作；中国及亚太伙伴CoreLab同日发布首个开放计算子系统平台（开放CSS），基于Tenstorrent 8核乱序CPU的RISC-V SoC SPECint 2006达6分/GHz。Saha将公司定位总结为"赋能公司"——目标是提供RISC-V市场成功所需的基础设施。

中国电子工业标准化技术协会RISC-V工作委员会执行秘书长周萌：中国产业图景与标准落地实践

中国RISC‑V年出货超30亿颗居全球首位但价值待升；以双层标准、300多个开放场景与OpenHarmony认证驱动规模落地。周萌代表工委会勾勒出中国RISC-V产业"高增速、大出货、价值待升"的基本盘及标准落地路径：

1. 市场基本面：量大利薄，结构正在升级。中国芯片出货量约占全球一半，2025年出货约30亿颗以上，为全球最大单一市场；但出货与营收比值偏低，仍以物联网类芯片为主。产值口径（芯片+模组+整机）约1700亿元人民币（保守估计），对照中国芯片设计行业8300亿元的整体产值及近30%的年增速（预计可持续5年以上），RISC-V存量与增量空间巨大。产品申报数量从2024年的20多款增至2025年的60多款，AI方向贡献显著，但软件生态仍需从"能跑"走向"好用"。
2. 区域生态格局与场景牵引。国内openEuler、麒麟、龙蜥、Deepin等Linux发行版已全面支持RISC-V。区域分工上：长三角强于IP、软件与芯片；京津冀（北京为核心）芯片产品与场景应用集中；深圳及珠三角聚焦工业、汽车MCU及高端AI PC等深度软硬融合产品；成都、重庆、西安围绕工业与特种行业。全国开放应用场景已达300多个，深圳占大头——"无场景则产品难落地"是中国市场的核心逻辑。
3. "国际采标+产业标准"双层标准体系。技术规范层以RVI采标承接RISC-V International规范（如高级中断规范以GB/T翻译引入，上海交大团队主导的SMP规范由国内反向贡献全球社区）；产业实践层补充应用保障、测试评估、场景服务与人才标准（人才标准已立项），形成"标准→测评→场景牵引→规模量产"闭环。2026年国内推进规范达20多项，采标进度正在加快，并鼓励企业"产业探索先行、反向贡献社区"。

OpenHarmony生态与深圳模式。与开源鸿蒙社区合作的产品认证已达476个，涉及30多款RISC-V MCU芯片，国内约37种RISC-V芯片通过OpenHarmony认证（海思最多，另有先楫、沁恒等），认证量自2025年下半年起显著提升。深圳宝安、福田、龙岗、坪山均有区级政策，市级、省级有行动计划，落地案例涵盖深开鸿（高速公路）、金蝶时空（水务）、海思（家电）、蓝星算力（服务器整机）等。工委会已建成"1+3+1"结构（IP核、芯片、软件、整机类产品、解决方案）的产业图谱平台初步版本。

结论

本届峰会清晰传递出 RISC-V 行业的三大趋势信号：高性能突破、生态成熟和场景升级。综合来看，RISC-V从软硬件两个方面都 已告别"稳定可靠产品"阶段，全面进入高性能、服务器级、车规级与 AI 原生的新阶段。展望未来，AI 推理的内存墙与HBF的落地、RVA23/服务器规范的推进与生态碎片化的整合、以及 AI 辅助芯片设计带来的迭代提速，将是下一阶段最值得跟踪的三大产业变量。RISC-V 与 x86、Arm 的竞争格局，正由此从边缘替代转向正面竞争。中国则以全球一半的出货量、年推60多款产品方案和场景落地模式，成为 RISC-V 产业化最活跃的市场。