基于FPGA的篮球比赛计分计时器Verilog代码Quartus仿真

名称：基于FPGA的篮球比赛计分计时器Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

1.具有30秒计时、显示；

2.可对计时器清零、置数、启动和暂停；

3.3.30秒倒计时；

4.两个数码管显示两队比分；

5.超时报警并可解除报警；

6.尝试半场交换场地。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

5. RTL图

6. 状态图

7. 仿真图

倒计时仿真图

分数控制仿真图

显示及交换场地仿真图

部分代码展示:

`timescale 1ns / 1ps
//篮球计时器
module Basketball(
input clk_in,//20M
input reset_p,//复位清零
input load_p,//置数
input start,//开始、继续
input stop,//暂停
input score_1,
input change,//半场交换场地
output LED,//闪烁报警
output  [3:0] bit_select,//数码管位选
output  [7:0] lednum_select//数码管段选
    );
wire clk_1Hz;
wire [7:0] second_time;//秒
//100M分频到1hz
fenping i_fenping(
. clk_in(clk_in),
. clk_1Hz(clk_1Hz)//1Hz
);
//倒计时模块
jishi i_jishi(
. clk_in(clk_in),
. clk_1Hz(clk_1Hz),
. load_p(load_p),//置数
. reset_p(reset_p),//复位
. start(start),//开始
. stop(stop),//暂停
. LED(LED),//闪烁报警
. second_time(second_time)//秒
);
//显示模块
display_num i_display_num(
. clk(clk_in),
. second_time(second_time),//秒
. bit_select(bit_select),
. lednum_select(lednum_select)
);
endmodule

点击链接获取代码文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=732