闩锁效应原理介绍及防护措施

本文档介绍了闩锁效应及其预防措施。闩锁效应是由于CMOS工艺中固有的SCR结构（PNPN结构）引起的，该结构具有内置的正反馈机制，一旦触发就容易导致闩锁现象。一旦发生闩锁，芯片很容易烧毁。由于SCR结构是一种寄生器件结构，通常没有SPICE模型支持其仿真验证，因此电路设计师经常难以理解闩锁，感觉它像一个偶尔出现捣乱的幽灵，使其难以预防并造成困扰。因此，闩锁常常使芯片设计工程师甚至系统设计工程师感到恐慌，他们对闩锁过度敏感。

1. 闩锁原理

SCR结构即四层PNPN器件结构。如图1所示，SCR结构由两个双极性器件(Q1: PNP, Q2: NPN)组成。Q1的基极也是Q2的集电极，而Q1的集电极也是Q2的基极。如果触发电流Itn流入Q2的基极并使Q2进入放大工作区，Q2的集电极电流(也是Q1的基极电流)将被Q1进一步放大。放大的电流流回Q2的基极并再次放大，从而形成持续放大的正向循环。同样，如果触发电流Itp从Q1的基极流出并使Q1进入放大工作区，Q1的集电极电流(也是Q2的基极电流)将被Q2进一步放大。放大的电流流回Q1的基极并再次放大，形成正向循环，从而引发所谓的闩锁现象。一旦闩锁发生，即使移除了触发电流Itn或Itp，闩锁也会继续直到芯片烧毁。

2. CMOS的SCR结构及闩锁触发模式

CMOS输出电路连接及其寄生SCR结构如图2所示。PMOS的源极和衬底连接到电源VDD，NMOS的源极和衬底连接到地GND。PMOS和NMOS的漏极连接作为输出端子，栅极连接作为输入端子。通常，超过电源或地电压是最常见的CMOS输出结构中的闩锁触发模式。假设Vlatch和Ilatch分别代表触发闩锁的电压和电流条件。Ilatch表示触发闩锁的最小通过输出电路的电流，Vlatch表示通过超过电源或地来触发闩锁的最小电压。当输出电压低于地(GND)且达到或超过Vlatch时，会触发寄生NPN(Nwell-Psub-Ndrain)的基极-发射极正向导通，从而触发图2中的SCR结构进入闩锁。同样，如果输出电压高于电源(VDD)且达到或超过vlatch，会触发寄生PNP(Pdrain-Nwell-Psub)的发射极-基极正向导通，触发图2中的SCR结构进入闩锁。

3. 芯片级闩锁解决方案

在CMOS工艺中抑制闩锁的方法是在SCR结构(P1N1P2N2结构见图1)中让P1的空穴和N2的电子在N1(PNP基区)和P2(NPN基区)区域尽可能多地复合，从而减少从P1到N2的电流。具体方法包括：

1. 增加P1和N2之间的距离，这是最容易的方法。但会不可避免地降低芯片的集成度。
2. 在NMOS和PMOS之间添加隔离，如STI(浅沟槽隔离，工艺小于0.25 μm)和FOI(场氧化物隔离，工艺大于0.35 μm)。
3. 深隔离—SOI(绝缘体上硅)，完全将NMOS和PMOS分离在单独的硅岛上。
4. 在反向掺杂阱工艺中，使用高能离子注入将杂质注入阱的底部。这种反向掺杂阱与常规表面浓度最高、底部浓度最低的阱相反，因此称为反向掺杂阱，底部浓度最高。
5. 外延(Epi)晶圆是在重掺杂基板上添加轻掺杂外延层作为CMOS工艺的基板。当外延层足够薄时，PNP的载流子不想去NPN，而是跑到浓度更高的重掺杂基板上。