异质外延金刚石MOSFET研究取得进展：导通电阻降低两个数量级

近年来，随着新能源汽车、电网、电力电子以及极端环境电子系统的发展，功率器件对于高耐压、高热导和高温稳定性的需求持续提升。相比硅、碳化硅和氮化镓等材料，金刚石凭借5.5 eV超宽禁带、高空穴迁移率以及极高热导率，被认为是下一代超宽禁带半导体的重要候选材料之一。

尤其是在高温、高功率和高频场景下，硼掺杂金刚石器件展现出独特优势。不过，金刚石功率器件长期面临一个核心难题：如何在保持高击穿电压的同时，降低导通电阻，实现器件性能平衡。

近期，韩国工学大学与日本Orbray合作，研究团队围绕异质外延金刚石MOSFET中的导通电阻问题，提出了一种“选择性p+再生长”结构方案，实现了超过800 V的击穿电压，并显著降低器件接触电阻。相关成果以“Selective p+ regrowth for boron-doped diamond MOSFETs on heteroepitaxial (100) diamond with breakdown voltages over 800V”为题，发表在《Diamond & Related Materials》期刊上。

研究聚焦于异质外延金刚石平台。相比成本高、尺寸受限的同质外延单晶金刚石，异质外延金刚石更适合大尺寸晶圆制造，被视为金刚石功率电子未来产业化的重要方向。不过，这类材料通常存在更高缺陷密度和更复杂的电阻问题，因此如何兼顾高耐压与低导通损耗，一直是研究重点。

在器件设计上，研究人员采用了硼掺杂p型MOSFET结构，并在传统p-漂移层两侧，通过微波等离子体化学气相沉积（MPCVD）工艺，选择性再生长高掺杂p+区域，以降低源漏接触区和访问区电阻。同时，器件还引入了100 nm厚的ALD氧化铝（Al₂O₃）栅介质，用于缓解栅边缘电场集中并抑制漏电。

实验结果表明，这种选择性p+再生长结构有效降低了器件接触电阻。通过TLM测试，器件接触电阻从56.7 kΩ下降至17.9 kΩ，降低超过两倍。对应MOSFET器件实现了最高约10⁴的开关比，栅漏电流低于10⁻¹⁰ A，最高击穿电压达到810 V。

从结果来看，该工作最重要的意义并不只是实现了810 V击穿，而是在异质外延金刚石平台上验证了“选择性p+再生长”对于缓解Ron-VBD权衡关系的有效性。相比团队此前报道的异质外延硼掺杂MESFET，其导通电阻降低了两个数量级，显示出结构优化带来的明显改善。

论文最后指出，未来若进一步结合梯度掺杂设计、场板结构以及更薄漂移层优化，器件仍有较大提升空间。而异质外延金刚石本身具备的大尺寸、低成本潜力，也为金刚石功率电子从实验室走向晶圆级产业化提供了现实路径。