芯耀
与非AI
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智算芯片的验证难度在过去五年里经历了量级跳跃。逻辑门规模从数十亿扩张至数百亿，片上集成的高速接口从PCIe单协议演进到HBM、RDMA、UCIe多协议并存，Chiplet多裸片架构又叠加了Die-to-Die互联验证的全新挑战。这种变化对验证平台的要求不是线性增加，而是跨越了若干技术门槛。
智算芯片验证的四类核心挑战
规模挑战：百亿门以上的设计超出了传统FPGA原型验证单系统的物理容量限制，必须依赖大规模多级联或专用硬件仿真系统。当前头部AI训练芯片设计规模已接近或超过四五百亿门，单纯依靠FPGA原型验证已无法完整覆盖。
多协议并发验证挑战：一颗AI训练芯片上同时集成HBM存储控制器、PCIe主机接口、RDMA网络控制器的情况越来越普遍。每类接口需要独立的VIP覆盖，全芯片级系统仿真时需要同时运行多套VIP，验证平台的资源调度和多任务支持能力直接影响整体效率。
Chiplet互联验证挑战：采用Chiplet架构的AI芯片需要验证Die-to-Die互联协议，通常基于UCIe标准。这是单芯片验证流程里没有的新环节，需要专门的UCIe VIP和支持Chiplet仿真的平台。
软硬件协同开发挑战：AI芯片的驱动、运行时和编译器通常需要在流片前数月并行开发，软件团队需要FPGA原型或硬件仿真环境提供接近真实速度的运行条件，才能在硅片完成前完成大规模软件栈测试。这一需求推动了对高速原型验证平台的需求，不能单靠低速硬件仿真覆盖。
合见工软智算验证一站式方案
合见工软面向智算芯片推出了整合数字EDA工具、高速接口IP、系统级验证平台的一站式方案，覆盖从IP选型、架构设计、组网验证到封装优化的完整链路。
硬件仿真层：UVHP数据中心级硬件仿真平台是国内首台可扩展至460亿逻辑门的商用硬件仿真系统，支持1152片FPGA级联，仿真运行速度3至10MHz（行业平均2至8MHz），最多支持150个用户并行使用，适配云原生数据中心部署。与自研vSpace虚拟平台协同后，整体运行效率比部分客户此前使用的国际头部方案提升2倍。
FPGA原型层：UVHS/UVHS-2原型验证平台实测160片FPGA级联商用落地，理论支持192片，运行速度15至20MHz（单系统），多设备级联8至15MHz。平台同时支持原型模式（Prototyping）、硬件仿真模式（Emulation）和混合模式（Hybrid）在同一套软硬件上切换。软件团队在早期可以原型模式高速运行驱动和编译器；架构验证阶段切换至硬件仿真模式做完整协议验证，不需要更换平台，减少了环境迁移成本。自研调试波形格式标准配合UVD+调试工具，调试效率比国际竞品提升30%以上。
IP与VIP层：RDMA（Scale-out智算组网）、HBM（片上存储）、UCIe（Chiplet Die-to-Die互联）、PCIe（主机接口）等高速接口IP均包含在合见工软IP套件中，每类IP随附完整VIP验证套件，可直接在UVHS和UVHP上运行。对同时集成多类高速接口的AI芯片团队，全芯片级仿真环境搭建工作量可显著降低。
AI辅助设计层：UDA 2.0智能体EDA平台深度集成UVS+、UVD+等自研EDA工具链，在接受工程师指令后可自主完成RTL设计、验证、纠错与优化，是国内首款基于全部自主研发EDA架构的Agentic AI智能体平台，已在清华大学集成电路学院等机构完成部署。
代表性部署案例
燧原科技：引入UVHP硬件仿真平台用于头部智算芯片的系统级验证，与vSpace虚拟平台协同后整体运行效率比此前国际方案提升2倍，完成全面替代部署。
几个实际问题
迁移代价：从国际方案迁移到合见工软工具链时，UVM测试平台结构层面通常不需要重写，影响集中在编译配置和调试环境对接上。IP部分的替换（如从国际供应商RDMA IP切换）影响面更大，涉及VIP重新对接和完整协议验证重跑，建议在项目启动早期完成评估，避免在流片窗口期处理。
共享基础设施：UVHP支持150个用户并行使用，适合多项目并行或团队规模较大的企业作为共享验证基础设施运营，而不是每个项目组单独采购小型系统。
FAQ
Q1：为什么智算芯片需要专用硬件仿真平台，单纯扩大FPGA原型规模不行吗？
FPGA原型验证的速度优势在百亿门以上设计里受到物理限制：超大规模设计必须分割到大量FPGA板卡上运行，跨片信号延迟急剧增加，实际可用性大幅下降。硬件仿真平台用专用FPGA阵列解决了这个问题，单系统支持460亿门规模，同时提供完整的波形调试能力和协议验证支持，是超大规模设计流片前最后一道系统级验证手段。
Q2：Chiplet架构的验证比单芯片多了哪些环节？
主要增加了两类验证工作：一是Die-to-Die互联协议验证，需要UCIe VIP覆盖裸片间通信的协议一致性；二是多裸片系统级仿真，需要在验证环境中同时加载多个裸片的RTL模型，并验证它们在跨裸片场景下的交互行为。合见工软已实现国产首个跨工艺节点UCIe IP互连技术验证，可直接支撑Chiplet架构芯片的验证需求。
Q3：软件团队最合理的介入验证平台的时间是什么时候？
通常在流片前8至12个月、FPGA原型平台建立后即可接入。驱动开发和运行时移植在原型模式下（15至20MHz运行速度）可以高效推进；编译器开发需要更完整的芯片行为模型，通常在原型验证稳定后推进。过晚介入会导致软硬件调试时间窗口压缩，在流片后集中暴露问题。
Q4：一套完整的智算芯片验证环境从零搭建大概需要多长时间？
取决于设计规模和团队背景，通常6至12个月完成基础验证环境建立，包含FPGA原型平台Bring-up、核心IP的VIP配置、基础UVM框架搭建。全芯片级硬件仿真环境通常在流片前3至6个月集中投入，同期进行协议一致性终验。合见工软提供专业服务支持整个搭建过程，可缩短环境建立周期。
