芯耀
与非AI
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刚进先进封装这一行的时候，很多新人都有一个共同特点：特别爱背名词。
RDL、TSV、Micro-bump、Hybrid Bonding、FOWLP、2.5D、3D IC、Chiplet……
恨不得入职一个月，就把整张先进封装技术路线图背下来。
这也正常。
刚进一个陌生行业，人总得抓点东西。
名词最容易抓。
看得见，记得住，还显得自己学得快。
但我想跟刚入行的年轻工程师说一句：先进封装这行，名词真没那么重要。
至少在刚开始的时候，没你想象得那么重要。
我以前见过一个新人，刚入职没多久。
第一次参加早会，会议室大屏一打开，他整个人都懵了。
RDL open、UBM、PI crack、Bump void、Warpage、AOI、SAM、CPK……
一页PPT里，一半是英文，一半是缩写。
他坐在后面，笔记记得特别认真。
哪个缩写什么意思，哪个工艺在哪一步，密密麻麻记了一页。
然后轮到一个异常。
工程师讲了十分钟。
什么线宽偏了，某个位置CD不太稳定，某台设备数据也有一点漂。
大家讨论得挺热闹。
坐在前面的老工程师听了一会儿，最后只问了一句话：“这个异常到底影响良率吗？”
会议室突然安静了。
有人翻数据。
有人看mapping。
最后发现：参数虽然漂了一点，但最终电测没明显影响，良率也没掉。
老工程师就说：“那先别自己吓自己。继续monitor。”
会开完了。
那个新人后来跟我说：“我准备了一早上的缩写，一个都没用上。”
我说：“这就对了。”
先别问它叫什么，先问它为什么存在
新人学先进封装，最容易走的一条弯路，就是从名词开始学。
比如学RDL。
一上来就背：Redistribution Layer，重布线层。
然后开始记线宽、线距、铜厚、介质材料。
这些当然都要学。
但我更建议你先问一个问题：为什么需要RDL？
如果原来的I/O位置已经够用了，那为什么还要重新布线？
因为很多时候，芯片原本的焊盘位置、间距，跟后面的封装互联方式对不上。
那怎么办？
重新“拉线”。
把原本密集或者位置不合适的I/O，重新分布到更适合后续连接的位置。
你这么一想，RDL一下就活了。
它不再是“课本里的一层金属”。
它是为了解决一个实际问题：原来的连接方式不够用了。
TSV也是一样。
很多新人第一次学TSV，会记：Through Silicon Via，硅通孔。
然后开始背孔径、深宽比、刻蚀、绝缘、填铜。
其实你先别急。
先问一句：
为什么非要从硅里面打个孔？
因为有些时候，芯片不能只在平面上连。
你要堆。
你要让上面的Die和下面的Die直接通信。
那横着绕一大圈就太慢、太远了。
怎么办？
直接从硅里面“打通”。
这就是TSV。
一旦你先理解了这个需求，后面的刻蚀、填铜、应力问题，才真正有意义。
否则你只是背工艺。
Hybrid Bonding也是一样。
现在这个词很热。
新人一看资料，第一反应往往是：“这个是不是比Micro-bump先进？”
这个问题其实不太好。
更好的问题是：为什么原来的Micro-bump不够用了？
当互联Pitch越来越小的时候，传统凸点会越来越难继续缩。
焊点尺寸、间距、可靠性、寄生参数，都会慢慢碰到边界。
于是大家才开始找更直接的连接方式。
Hybrid Bonding不是因为名字高级才出现。
它是因为前面的方案开始吃力了。
所以我一直觉得：任何一个先进封装技术，背后都有一个“旧方法快撑不住了”的故事。
你把这个故事找到，技术就容易懂了。
产线上没人因为你会背缩写给你加分
新人刚进厂的时候，经常有一种错觉：
我知道得越多，就显得越专业。
后来你会发现，不是这么回事。
产线最现实。
出了问题，大家只关心几件事：
影响多少片？
影响哪个lot？
良率掉没掉？
能不能继续跑？
根因在哪？
有没有风险扩散？
客户那边会不会出问题？
这个时候，你知道Hybrid Bonding全称是什么，没什么用。
你得知道：这个异常到底影响什么。
有一次某条线出了个参数漂移。
一个年轻工程师很紧张，说这个参数超过了内部target，建议先停线。
旁边一个老工程师没急着表态。
他先问：“历史上这个参数漂到这里的时候，良率掉过吗？”
大家查数据。
没有。
他又问：“后面哪一站会放大这个问题？”
又查。
也没有明显相关性。
然后他说：“那就别只盯spec，先把correlation做出来。”
这句话我印象很深。
做工程久了你会发现：参数不是目的，产品才是目的。
RDL线宽也好，bonding pitch也好，warpage也好，最终都得落回产品。
性能有没有提升？
良率有没有影响？
可靠性有没有风险？
成本有没有失控？
这才是真正的工程判断。
先进封装不是“谁懂的名词多”
所以我一直觉得，刚入行前半年，不要把自己搞得太焦虑。
今天看TSV。
明天看FOWLP。
后天又看到玻璃基板。
再过两天行业里又出来一个新词。
你永远追不完。
但底层问题其实就那么几个。
为什么要提高互联密度？
为什么要缩短芯片之间的距离？
为什么要把内存放到计算芯片旁边？
为什么要把一颗大芯片拆成Chiplet？
为什么面积一做大，Warpage就开始麻烦？
为什么Pitch越小，颗粒和对准越来越致命？
你如果把这些“为什么”想明白了，新技术出来的时候，你不会那么慌。
你甚至可以先不认识这个技术名字。
先看它想解决什么问题。
然后你大概就能猜到：它的代价会在哪里。
我更建议新人养成一个习惯
以后看到一个新技术，先别急着记定义。
先问四句话：
第一，它为什么会出现？
一定是原来的方案有什么地方不够用了。
第二，它到底解决了什么问题？
是带宽？功耗？面积？良率？成本？散热？
第三，它为了解决这个问题，付出了什么代价？
技术从来不是免费的。
互联更密，制造可能更难。
面积更大，翘曲可能更严重。
堆得更高，散热可能更麻烦。
第四，这个代价最后影响良率吗？
这句话特别重要。
因为做到最后，很多先进技术都会回到同一个地方：Yield。
刚入行的时候，不要急着让自己看起来“什么都懂”。
先进封装跨度太大，没人什么都懂。
你真正应该做的是：
碰到一个问题，就把它追深一点。
为什么这里会开路？
为什么边缘区域比中心差？
为什么reflow之后warpage变大？
为什么换了一批材料，bonding突然不稳定？
为什么某个参数漂了，但良率没掉？
这些问题，比背十页技术路线图有用得多。
等你做久了以后，你会慢慢发现：
你看到一个新技术，第一反应已经不是：“这个英文缩写是什么意思？”
而是：“它到底是来解决什么问题的？”
到这个时候，你才算真的开始入门。
所以刚进先进封装这一行，别急。
RDL、TSV、Hybrid Bonding这些东西，早晚都会学会。
先把一个习惯练出来：看到技术，先问为什么；看到异常，先问影响什么；看到参数，最后一定要落回良率。
这比背多少名词，都重要。
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