7层电梯设计设计Verilog代码Quartus仿真

名称：7层电梯设计设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

7层电梯设计

设计7层电梯控制器并进行仿真

仿真：

复位后在1楼，后按下7楼按键，上升到7楼，再按下2楼，电梯再下降到2楼，再按4楼，电梯上升到4楼

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. Testbench

复位后在1楼，后按下7楼按键，上升到7楼，再按下2楼，电梯再下降到2楼，再按4楼，电梯上升到4楼

3. 仿真图

整体仿真图

a1

a2

a3

a4

a5

a6

部分代码展示:

module elevator(rst,CLOCK,key,DIG,SEL,BUZZER,sign_up,sign_down,sign_up2,sign_down2);
 input           rst        ;                 
 input           CLOCK      ;              
    input    [23:0] key        ;    
 output   [5:0]  SEL        ;
 output   [7:0]  DIG        ;  
    output          BUZZER     ;
    output          sign_up    ;
    output          sign_down  ;
    output          sign_up2   ;
 output          sign_down2 ;
    wire            count_clk  ;           
    wire            c_clk      ;         
 wire     [3:0]  data       ;           
    wire     [3:0]  level      ;         
    wire     [3:0]  level2     ;          
    wire     [3:0]  number     ;         
    wire     [3:0]  number2    ;       
 //parameter       N_1S=10000,N_SCAN=10000000;    
parameter       N_1S=10,N_SCAN=100;   
    clock #(N_1S)    a1(CLOCK,rst,count_clk);                                                     
    clock #(N_SCAN)  a2(CLOCK,rst,c_clk);                                                        
 display          a3(number,number2,count_clk,DIG,SEL);                                              
    key              a4(CLOCK,c_clk,rst,key,level,sign_up,sign_down,level2,sign_up2,sign_down2);       
    control          a5(c_clk,level,number,sign_up,sign_down);                                       
    control          a6(c_clk,level2,number2,sign_up2,sign_down2);                                  
endmodule

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