三星成功研发出4nm Chiplet芯片

三星电子成功开发出采用先进封装技术“Chiplet”标准的4纳米（㎚）超精细工艺。Chiplet是一种连接不同半导体以提高性能的技术，有望成为增强三星电子人工智能（AI）半导体代工业务竞争力的基础。

据业内人士6月17日报道，三星电子近日通过了采用4纳米工艺“通用芯片互连标准（UCIe）”的半导体原型的首次性能评估。这意味着，从半导体开发阶段开始的首个原型在现有设计下运行良好。该评估是量产前必须完成的必要流程，预计将持续到量产。

一位业内人士表示：“三星电子去年针对代工工艺优化了UCIe设计资产（IP），此次成功通过了原型评估，三星通过UCIe开展的半导体委托生产业务预计将加速发展。”

UCIe是Chiplet技术的代表标准。半导体通常通过减小电路线宽来提升性能，但随着电路微缩速度的放缓，性能提升也受到限制，这是因为工艺难度的增加。

正因如此，连接不同半导体以提高性能的Chiplet技术（异构组合）应运而生，UCIe标准于2022年制定，旨在在业界确立统一的技术方向。UCIe是一种在单个半导体芯片上集成中央处理器（CPU）、图形处理器（GPU）和内存等功能的方法。

三星电子从一开始就与英特尔、台积电、高通、谷歌和微软（MS）就UCIe标准化展开合作。此次通过性能评估的原型机采用了新思科技的IP。自去年以来，他们一直在针对4nm工艺优化UCIe IP。据悉，该原型的数据传输速度可达每秒 24 千兆位 (Gbps)。

具体客户尚未确定，但由于该工艺(SF4X) 用于生产高性能计算 (HPC) 半导体芯片，因此很有可能用于 AI 半导体芯片。预计将于今年年底或明年初实现量产。

三星电子去年年初就已成功开发出适用于5 ㎚ 工艺的 UCIe 半导体芯片。此次，三星电子将其扩展到 4 ㎚，以增强其技术竞争力。该公司还在推进 UCIe 在 2 ㎚ 工艺上的应用。

三星电子此举预计将进一步加剧超精细工艺领域Chiplet 芯片的竞争。这是因为台积电和英特尔等竞争代工厂已获得应用 UCIe 的工艺，并正在推进其商业化进程。据了解，台积电已将 UCIe 技术应用于 3 ㎚ 和 5 ㎚，而英特尔则将其应用于 4 ㎚（英特尔的第 3 代工艺）。

业内人士预测：“三星、台积电、英特尔等主要代工厂正在准备应用2㎚以下UCIe的半导体工艺，未来围绕Chiplet标准的市场领导地位竞争将更加激烈。”