芯耀
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芯科技圈 解读报告《A Review on CMP Challenges in Hybrid Wafer Bonding and Wafer Level Packaging》内容，梳理的核心观点均来自报告原文的实验数据、工艺结论与行业实践总结。
混合晶圆键合（HWB）是 3D 集成的核心技术，可降低 CMOS 热预算、提升性能并削减成本，同时缓解光刻工艺瓶颈（瓶颈转移至刻蚀工艺）；CMP 作为混合键合的关键工艺，贯穿键合表面制备、晶圆背减、TSV 金属化全流程，其工艺控制直接决定键合良率、电性能与机械稳定性。
1.键合表面 CMP 的两大核心技术挑战
挑战 1：SiCN 介电层的表面粗糙度与洁净度控制
SiCN（SiCₓNᵧ）是混合键合最具潜力的介电层，其 CMP 后可实现0.10 nm 的 RMS 表面粗糙度，远优于 SiO₂（0.16 nm）、SiON（0.23 nm），且键合能最高，同时具备氢存储能力；
表面粗糙度直接通过晶圆间间隙闭合度影响键合强度，CMP 粗糙度与最终键合强度呈直接关联，且需最小化颗粒数、保证表面洁净。
挑战 2：Cu 金属层的凹陷（Dishing）与接触控制
Cu 凹陷深度 / 形状需控制在1-5 nm范围内，且需匹配退火温度（约 400℃）：凹陷过少 + 退火温度过高会导致介电层界面空洞，凹陷过多 + 退火温度过低会导致 Cu 界面空洞；理想的 Cu 凹陷可通过退火（300/400℃）的热膨胀实现无空洞键合；
Cu 热膨胀系数（1nm/mm/50℃）远高于介电层，其热膨胀效果受 Cu 高度、CTE 失配、退火温度（直接因素）及 Cu 膜质量 / 晶粒尺寸（间接因素）影响，需保证 Cu/Cu 直接接触无空洞；
可通过闭环计量系统根据 Cu 凹陷间隙调节退火温度，且更低的 Cu 表面粗糙度能提升接触面积形成效率。
Cu 焊盘设计对 CMP 工艺与键合的优化作用
核心观点：非等尺寸 Cu 焊盘设计优于等尺寸设计，是提升 CMP 工艺窗口与键合对准灵活性的关键：
等尺寸焊盘易出现键合对准偏差，且等效热膨胀要求更精准的凹陷与退火控制，易产生介电层 / Cu 空洞；
非等尺寸焊盘可补偿键合对准偏差，通过 “z 维度少凹陷 / 多膨胀、多凹陷 / 少膨胀” 的差异化调控，降低 CMP 凹陷与退火的控制难度。
2.晶圆背减工艺（边缘修整 / 研磨 / CMP）的 CMP 关键控制
晶圆背减是混合键合的重要环节，包含边缘修整（Edge Trim）、背磨（Backside Grinding）、背侧 CMP三步，核心观点围绕工艺优化与缺陷抑制展开：
1. 边缘修整工艺
边缘修整可显著改善晶圆研磨后的崩边问题，90° 修整角度效果最佳，无修整则崩边超 20μm 的比例大幅提升；
键合前的边缘修整需严格做表面清洁（臭氧水 + 氨擦洗），去除 Si 残留以实现无空洞介电键合；键合后的边缘修整可采用小粒度金刚石刀片，无机械失效且无需优化后清洁，适用于5μm 以下超薄 Si 晶圆制备；
建议键合后进行边缘修整以防止颗粒缺陷，小粒度刀片可获得更光滑表面与更优键合界面。
2. 背磨与背侧 CMP
背磨采用 “粗磨 + 精磨” 两步法，后续衔接背侧 CMP（主抛光 3μm + 最终抛光 / 颗粒去除），配套清洁为 PVA 刷颗粒去除 + O3 / 稀 HF 金属清洁；
超薄晶圆（≤10μm）的 CMP 存在拉伸应力风险（最高 + 40 MPa），易导致崩边与开裂，而 50μm 厚 Si 晶圆 CMP 后残余应力与干抛光一致，机械强度更稳定；
DISCO DGP8761 HC（背磨）与 DFD6860（边缘修整）在推荐清洁条件下，可实现0.2μm 以上颗粒数＜10 个、金属杂质＜5E+10 atoms/cm² 的高洁净度。
3.TSV（硅通孔）集成工艺中 CMP 的挑战与选型
报告对比了 TSV First（先通孔）与TSV Last（后通孔） 两种集成方案的 CMP 工艺，核心观点如下：
1. TSV First 的 CMP 核心挑战
核心观点：TSV First 需在通孔形成、正面金属化、TSV 暴露、背侧金属化全流程做 CMP，核心挑战为大通孔（50-100mm）的金属凹陷（80mm 通孔处达 1mm）、厚金属过层的抛光效率低（POR Cu CMP 耗时超 20min）、刻蚀变异导致 TSV 暴露终止点难控制（易出现未完全暴露导致开路）、研磨后硅表面的划痕 / 缺陷问题。
2. TSV Last 的 CMP 核心优势与挑战
优势：正面工艺沿用 POR（现有工艺），背侧刻蚀与硅厚度轮廓无关，Si 背磨 / CMP 为膜层终止抛光，无需选择性；
挑战：需做光刻对准，且背磨后的硅平坦化与表面粗糙度直接影响光刻 / TSV 刻蚀工艺，需严格控制 CMP 后硅表面质量
3. TSV 集成的 CMP 工艺选型结论
核心观点：CMP 工艺可针对 TSV First/Last 做参数调优，报告推荐采用 TSV Last 方案（按 PI 输入要求）；同时建议将 TSV 布置在 CMOS 晶圆上，以减少背磨对阵列的压力。
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