芯耀
与非AI
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原标题：【VLSI特稿】存储：中科院微所联合超弦首次实现4层堆叠3D 2T0C存储单元，海力士实现背栅(BG)DRAM，英特尔再进存储领域
Kioxia铠侠, Paper T1.4, A Multi-Stacked Cell Array Architecture with Wafer-to-Wafer Cu Direct Bonding for Ultra-High-Density 3D Flash Memory beyond 1,000 Word Lines一种多层堆叠单元阵列架构：采用晶圆到晶圆铜直接键合，用于实现1000字线以上的超高密度3D闪存
铠侠和闪迪首次实现多层堆叠单元阵列的四级单元：铠侠和闪迪将联合展示一项全球首创成果：在直接键合到阵列的多层堆叠单元阵列CMOS (MSA-CBA, Multi-Stacked cell Array CMOS directly Bonded to Array)中，成功实现四级单元(QLC)运行。这项突破攻克了3D闪存高堆叠的关键挑战：单元电流衰减、晶圆翘曲和大块(BLK)尺寸。此成果标志着超高密度3D闪存向超过1,000层堆叠迈出了关键一步。
MSA-CBA器件结构概念图，展示了顺序堆叠和键合过程
多层堆叠单元阵列的FIB-SEM图像，图中可见两个阵列晶圆已成功键合，每个晶圆具有218字线(WL)，证明了该方法在大规模堆叠中的有效性
第一和第二单元阵列与MSA-CBA整体结构的对比，结果表明Vth特性稳定，QLC在BL选择型MSA-CBA中运行可靠
传统单个CBA与MSA-CBA之间的关键结构和器件性能指标比较(表格中，AMS应为MSA)
SAIMEMORY, Paper T17.5, Multiple-Wafer (9-layer), Extreme thin (3µm Si per stack) and Innovative Fusion-bonded Via-in-one Architecture for High Bandwidth 3D Memory; 多晶圆（9层）、超薄（每堆叠3µm-Si）、创新的熔融键合一体式通孔架构，适用于高带宽3D内存
当前，人工智能处理器，特别是用于大规模模型训练和推理的 GPU，高度依赖 HBM 来满足其巨大的数据吞吐需求。HBM 通过堆叠多层 DRAM 芯片并采用硅通孔（TSV，Through Silicon Via）技术实现极高的带宽，但其制造成本高昂、工艺复杂、功耗较大且发热严重。随着 AI 应用的爆炸式增长，对 HBM 的需求激增，导致三星、SK 海力士和美光这三大主要供应商的产能持续紧张，价格也居高不下。Saimemory 项目的核心目标，正是要攻克 HBM 在功耗和成本上的瓶颈。报道称，通过优化 DRAM 芯片的堆叠方式和内部连接线路的结构，Saimemory 旨在将存储器在 AI 运算过程中的瞬时数据处理功耗降低至现有产品的一半以下。如果成功，这不仅能大幅降低AI 数据中心的运营成本，尤其是在能源供应日益紧张的背景下，还将有助于构建更高效、更环保的 AI 基础设施。
SAIMEMORY、英特尔、力积电（PSMC）和爱普科技（AP Memory）的研究人员展示一种在3D高带宽DRAM中实现的多晶圆一体式通孔(Via-in-One) TSV架构。在由8层堆叠构成的存储立方体中，各金属布线层均直接接入TSV总线，从而提升信号完整性和电源完整性。该架构以较低的数据传输功耗实现了出色的内存带宽（约0.25Tb/s/mm2）。
采用2.5D封装的典型微凸点内存与采用一体式通孔TSV的熔融键合3D内存的对比
3D内存版图设计俯视图和芯片显微照片——1.125GB内存阵列的每个裸片包含13.7K一体式通孔TSV阵列
1+8层堆叠逻辑/DRAM架构的截面图像——每个DRAM中都形成了极薄Si衬底（约3µm）。一体式通孔接触每组中的2到3个金属环
SAIMEMORY的初步目标是在未来两年内完成原型芯片的生产，并在2027年实现可行性演示，最终期望在2030年前实现商业化。软银在此合作中扮演了关键的投资者角色，已决定初期投入30亿日元，成为最大的出资方。
Saimemory 若能成功，或许将是日本时隔30年再次在主流存储器市场占据一席之地的关键。
英特尔参与Saimemory，是否标志着其在存储器领域的一次重要回归。
Samsung三星, Paper T5.1, Vertically Stacked DRAM Technology for Scaling Evolution推动缩放演进的垂直堆叠DRAM技术
为应对DRAM在10nm节点之后的微缩挑战，三星公司将展示一种采用全环绕栅极(GAA)单元晶体管(CTR)和水平储能电容(CAP)的16层垂直堆叠DRAM (VS-DRAM)。此外，三星还在独立晶圆上制造核心/外围器件，再将其键合到单元晶圆上，以此验证外围在单元之上（Peri-on-Cell，PoC）架构的可行性，这一成果使PoC有望成为未来内存技术的候选方案。这类似3D NAND 一样堆叠多层DRAM。
关键创新包括用于提高短沟道抗性的GAA技术、简化制造工艺的水平电容辅助工艺（CAPs）以及用于优化输入输出（IO）速度和功率效率的PoC架构。双功函数栅极设计有效缓解了栅极诱导漏电流（GIDL）问题。TSDV连接确保了可靠的垂直核心单元界面。这些进步证实了各层器件性能的一致性，并确立了VS-DRAM作为未来存储技术的可行候选方案。
VS-DRAM结构示意的(a)鸟瞰图和(b)截面图，展示了水平写线(WL)、垂直位线(BL)和水平电容
所制备GAA器件的截面TEM图像和PoC的TEM图像，突出展示了PoC方法在I/O效率方面更优
VS-DRAM流程的概念图，单元晶圆和核心/外围晶圆分别制造，然后将减薄后的核心/外围晶圆的背面粘合到单元晶圆上，随后进行后端制造（BEOL），核心/外围晶圆可减薄至1µm
SK hynix海力士, Paper T8.5, Electrical Characteristics of the 4F² Vertical Gate (VG) DRAM integrated with Bit-Line Shielding (BLS) and Back Gate (BG) Transistor集成位线屏蔽(BLS)和背栅(BG)晶体管的4F²垂直栅极(VG) DRAM的电气特性；Late News Paper
SK海力士展示其4F²垂直栅极DRAM的电气特性。该DRAM具备多项关键技术特性：位线屏蔽(BLS, Bit-Line Shielding)用于抑制耦合噪声，共享背栅(BG, Back Gate)用于增强阈值电压(Vth)控制并改善导通栅(passing gate)效应。此外，芯片减薄技术的引入保障了晶圆键合结构中电路的可靠运行。4F² VG DRAM实现了稳健的单元晶体管和读写操作性能。
(a) 4F² VG DRAM单元晶体管通过熔融晶圆键合与外围器件集成的示意图；(b) 4F² VG DRAM的截面TEM图像
(a)采用BG实现的VG单元晶体管结构；(b) VG DRAM阵列的TEM平面图
中科院微电子所+北京超弦存储器, T8.2, Highly stackable 3D DRAM of Dual-gate IGZO 2T0C with Record 3 bits/cell and 400s Data Retention三维双栅IGZO 2T0C存储单元实现了3bits/cell存储和400 秒数据保存时间
中国科学院微电子研究所集成电路制造技术全国重点实验室团队联合北京超弦存储器研究院，在IGZO 2T0C 3D DRAM领域取得重要突破，首次实现4层堆叠3D 2T0C存储单元。
AI与高性能计算应用对高容量、高带宽存储需求激增，传统SRAM受6T结构限制难以实现大容量，片外DRAM则因访问延迟较高无法满足高带宽需求。
IGZO 2T0C架构可后道集成于逻辑芯片，被视为兼顾大容量与高带宽的有效方案，但此前研究仅限于平面与垂直4F²架构。
针对这一挑战，该团队提出基于2T0C单元结构的3D DRAM单步多层堆叠方案。新型3D DRAM采用垂直字线架构和双栅2T0C单元设计，具有高读取裕度、稳定双栅读取控制和低制备成本等优势。基于双栅调控的IGZO晶体管实现了优异性能和高稳定性。
所制备的3D 2T0C单元兼具高速写入与长数据保持能力，并成功实现多值存储，大幅提升存储密度。
微电子所博士后廖福锡、北京超弦存储器研究院朱正勇研究员为第一作者，微电子所李泠研究员、杨冠华副研究员、北京超弦存储器研究院赵超研究员为共同通讯作者。
