芯耀
与非AI
405
《First demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications》概述了三维堆叠场效应晶体管（3D Stacked FETs）工业生产所需的关键技术，并首次介绍了栅极间距为42纳米三维堆叠场效应晶体管的工业实现技术。
据三星官网介绍在2026年VLSI研讨会论文评审过程中，本项工作获得了8.29（满分10分）的杰出评审分数，在1000多篇提交论文中跻身得分最高论文之列，并被评选为最佳论文；同时该工作还被选为2026年VLSI技术亮点之一。
为了在逻辑应用中实现更高的性能和密度，CMOS技术持续快速发展。晶体管架构不断发展，从平面晶体管到鳍片场效应晶体管（FinFET），再到环绕栅极（GAA）结构，每一代都提高了更精确控制电流的能力。
与鳍结构相比，GAA架构被广泛认为能提供更优的电气性能和晶体管密度，这促使半导体行业开发基于GAA FETs的高性能芯片。然而，要实现逻辑器件的进一步缩放，仅仅改进对单个晶体管的控制是远远不够的。
同样重要的是，要确定如何更高效地排列n型和p型晶体管。应对这一挑战的一个有前景的解决方案是3D堆叠场效应晶体管（3D Stacked FETs）。在传统设计中，n型和p型晶体管并排放置在平面上。
相比之下，3D堆叠FET将两个晶体管垂直堆叠。这种方法能够在相同的占用空间内集成更多的晶体管，为推进下一代逻辑器件的尺寸缩小提供了新途径。
3D堆叠器件架（3D stacked device architecture）通过实现n-FETs（n型场效应晶体管）相对于p-FETs（p型场效应晶体管）的单片集成以及最大化晶体管密度，在减少芯片占用面积和功耗方面具有显著优势。这种方法能够在不损害器件性能的情况下缩放后端工艺（BEOL）电容。为了充分利用这些优势，必须大幅缩放栅极间距以最小化面积并提高晶体管密度。
三星集成栅极间距为42纳米的三维堆叠场效应晶体管，该技术特点是在同一晶圆上为n型和p型场效应晶体管（FETs）设计三层堆叠的纳米片通道，该3D堆叠器件架不再将n型和p型场效应晶体管并排放置，而是将其上下垂直堆叠在一起，并在上下器件之间引入了一层高质量的中间介电层（middle dielectric isolation）。这意味着，n型和p型场效应晶体管之间至关重要的隔离层变成了一个垂直结构，不再额外占用芯片的表面积。理论上，这种方法可以在相同的芯片面积内将晶体管密度翻倍，而无需挑战水平隔离的极限。
此前的行业标杆是48纳米，此次突破显著提升了集成密度。
台积电研究人员在IEDM 2025《First Demonstration of CFET Ring Oscillator and SRAM Bit-Cell Functionality at Gate Pitch Smaller Than 48 nm for Future Logic and SRAM Technology》透露，在基于纳米片的单片CFET工艺架构的基础上，引入了新的集成功能，可进一步将栅极间距降低到48nm以下，并采用了中间介电层（middle dielectric isolation）。
三星在VLSI Symposium 2026《3D Stacked FET (3DSFET) Logic and SRAM Technology Featuring Single Diffusion Break (SDB) and Back Side Interconnect (BSI) at 48 nm CPP for Advanced Mobile and High Performance Computing (HPC) Applications》首次报告通过单扩散断层（SDB）和SRAM位单元，实现了高度可扩展的三维堆叠场效应晶体管（3DSFET）逻辑的实验验证，将nFET GAA MBCFET垂直堆叠在pFET GAA MBCFETT上，将栅极降到了48nm。
