芯片标准单元：std cell介绍

1. standard cell基本介绍

标准单元（standard cell）是ASIC芯片设计中的基本构建单元，std cell具有明确定义和预特性化的特点。它们具备高度的可重用性，能够在不同的项目或系统中重复使用，从而节省大量ASIC设计时间。

所有std cell的高度相等，宽度各不相同。std cell的布局样式如下图所示：

在std cell的布局中，顶部有VDD电源线，底部有VSS电源线，它们都绘制在金属1层上。在VDD和VSS电源线之间，有三个关键区域，分别是n型井区、n型井和p型井之间的间隙，以及p型井区。n型井区靠近VDD电源线，而p型井区则靠近VSS电源线。pMOS晶体管构建在n型井内，因此所有的pMOS晶体管都位于单元的上半部分，同样地，所有的nMOS晶体管都位于标准单元的下半部分。

2. standard cell的轨道

std cell的高度可以用轨道（Track）数量来衡量。Track可以定义为绘制在金属层上的线，每个轨道代表着一个M1间距。

例如，一个13T的标准单元意味着该cell的高度为13个M1轨道。如果一个轨道的高度为190纳米，那么高度为13T的cell高度为=2470纳米（13 x 190），宽度为5T = 950纳米（5 x 190）。

标准单元库通常会提供各种不同高度的std cell。通常会有三个标准单元库集合，分别是小型、大型、中型晶体管标准单元。如下图示例，展示了不同高度的标准单元，分别为6T、12T和9T。

小型晶体管标准单元（6T）：适用于高密度设计，具有较低的功耗和面积，但性能和时序会差一些。

大型晶体管标准单元（12T）：面积和功耗较大，但具有出色的性能和速度，时序容易收敛。

中型晶体管标准单元（9T）：在大型晶体管和小型晶体管之间取得了平衡，既能满足面积和功耗要求，也能保持一定的性能。

3. standard cell的种类

通过标准单元库，设计人员可以通过选择和使用已经预定义、经过验证和特性化的标准单元，大大简化和加快ASIC设计流程。

标准单元库涵盖了各种逻辑和物理单元，包括基本门（如AND、OR、NOT等）、复杂门（如MUX、HA、FA、比较器等）、时钟树单元（如时钟缓冲器、时钟反相器、ICG单元等）、触发器、锁存器、延迟单元、物理单元和可扫描触发器等。

多驱动强度单元：

不同的cell具有不同的驱动强度，这直接影响着设计的功耗、面积和时序性能。低驱动强度单元通常具有较低的功耗和面积要求，但会导致更高的延迟和转换时间。相反，高驱动强度单元可以驱动更多的单元且具有更快的转换速度，但会消耗更多的功耗和面积。因此，PnR（Place and Route）工程师需要根据具体要求选择适当的驱动强度，以平衡功耗、面积和性能。

多阈值电压（Multi-Vt）单元：

低阈值电压（LVT）单元具有较短的延迟，但会产生较高的漏电功耗。与之相对应的是高阈值电压（HVT）单元，它们具有较低的漏电功耗，但会导致更高的延迟。根据设计的时序和功耗需求，PnR工程师可以在标准单元库中选择适当的Vt单元，以在功耗和时序之间取得平衡。现代的标准单元库通常包含ULVT、LVT、SVT、HVT等类型的单元，按照阈值电压的增加顺序排列。

参考：

https://ieda.oscc.cc/en/train/eda/chip-circuit/Part_5-std_cell/

ASIC设计中的标准单元standard cell