从超睿科技的产品迭代，看RISC-V芯片如何走向大算力市场？

在芯片市场中，x86和ARM架构长期占据着桌面、数据中心和移动端的主流算力市场。这几年，开源的RISC-V架构在物联网等低功耗领域发展迅速，但能否进入高性能大算力市场，一直是业界关注的焦点。

在2026 RISC-V中国峰会上，超睿科技（UltraRISC）公布了第四代处理器核UR-CP400及其后续研发规划，这条从底层IP、自研芯片到软硬件定制的推进路线，展示了RISC-V架构尝试进入主流大算力市场的具体过程。

从基础通用到高吞吐架构的演进

判断一个芯片架构能否承载高性能计算，最直接的依据是其微架构的设计规模。超睿科技的高性能处理器核（UR-CP 系列）在代际迭代上呈现出逐步扩大的趋势。

图 | 超睿科技内核IP路线图；来源：超睿科技

早期推出的第一代UR-CP100采用乱序4发射与12级流水线设计，符合RVA22标准，已在12nm工艺上完成硅验证，目前该产品已量产为8核通用CPU芯片UR-DP1000。随后研发的第二代与第三代产品（UR-CP200/300）将架构扩展至乱序6发射，并优化了分支预测与访存机制，性能分别对标ARM A78和ARM N2，目前IP均处于可交付状态。

本次峰会发布的核心产品第四代UR-CP400则符合RVA23规范并支持RVV1.0。它采用了更为复杂的8译码、乱序8发射、14级流水线微架构，重排序缓冲区（ROB）达到750+项。在5nm工艺模拟下，其主频可超过3GHz，实测性能指标（SPECint_base2006）超过22/GHz，预计将于2027年第一季度正式交付。

图 | UR-CP400 FPGA原型系统；来源：超睿科技

此外，规划中的下一代产品UR-CP500预计采用乱序10发射设计，性能指标规划超过26/GHz，计划于2028年第一季度交付。

从这一系列的数据演进可以看出，RISC-V架构在微架构规模上的扩展天花板正在被逐步拉高，开始具备与主流服务器架构在硬件规格上竞争的基础。

场景优化，解决软硬件脱节与适应AI需求

高性能芯片的竞争不仅仅是参数的堆砌，还取决于硬件设计与实际应用场景的适配程度。

过去，RISC-V进入云端和服务器市场常面临配套基础设施不足的问题。为了配合基础平台构建，UR-CP400在设计上进行了定向优化。在云端虚拟化方面，它加入了硬件加速的嵌套虚拟化支持。在服务器配套方面，超睿科技开发了与之匹配的IOMMU、AIA、RERI等平台基础IP，试图解决以往RISC-V难以融入标准服务器系统的痛点。

同时，针对当前AI智能体（Agentic AI）所带来的低延迟和混合负载需求，UR-CP400在丛集（Cluster）内部设计了多核共享的矩阵单元。该矩阵单元符合RISC-V标准，并且可以直接访问L3缓存，尝试在处理器核内部为AI计算提供硬件级的吞吐支持。

这些技术措施显示出高性能RISC-V的研发正从纯粹追求跑分，转向解决云端数据中心与AI应用的实际工程问题。

商业与生态模式探索

在商业运作上，超睿科技兼顾了处理器核IP授权与自研多核CPU芯片两条路线。其首款8核芯片UR-DP1000目前已在几种场景中进行了技术验证，包括水冷AI边缘算力一体机、64核多节点服务器集群，以及双机统一虚拟机方案。这些方案主要用于向市场展示RISC-V芯片在系统集成与横向扩展上的技术可行性。

除了标准化的产品，RISC-V的核心特点在于其扩展性。面对特定领域的计算需求，通用架构有时会带来冗余。超睿科技采取的另一种模式是与特定客户合作，提供面向垂直领域的软硬件全栈指令定制服务。该模式通过对目标应用程序进行性能剖析（Profiling）以找出核心热点代码，进而在硬件中实现专属的新指令，并同步配套定制编译器和系统软件栈。这种全栈定制的方法，是RISC-V架构发挥差异化竞争优势、绕开传统架构生态壁垒的一种尝试。

结语

从UR-CP400预计在2027年第一季度交付的时间节点来看，高性能RISC-V芯片要在通用服务器和智能算力市场实现大规模的商业应用，依然还需要经历长期的生态适配与市场检验。但随着芯片微架构规模的扩大、场景专项设计的加入以及配套软件工具链的完善，RISC-V已经逐步摆脱了过去只能做低功耗小芯片的固有印象，开始在高性能计算领域迈出实质性的一步。