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1、用与非门等设计全加法器？
《数字电子技术基础》192页。通过摩根定律化成用与非门实现。
2、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？（与非-与非形式）
先画出卡诺图来化简，化成与或形式，再两次取反便可。
4、LATCH和DFF的概念和区别？
5、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
6、用D触发器做个二分频的电路？画出逻辑电路？
现实工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。
7、什么是状态图？
状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。
8、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢？
9、你所知道的可编程逻辑器件有哪些？
10、用Verilog或VHDL写一段代码,实现消除一个glitch（毛刺）？
将传输过来的信号经过两级触发器就可以消除毛刺。（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）
11、SRAM,FALSHMEMORY,DRAM，SSRAM及SDRAM的区别?
SRAM：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用。
FLASH：闪存，存取速度慢，容量大，掉电后数据不会丢失
DRAM：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比SRAM便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。
SSRAM：即同步静态随机存取存储器。对于SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。
SDRAM：即同步动态随机存取存储器。
12、有四种复用方式，频分多路复用，写出另外三种？
四种复用方式：频分多路复用（FDMA），时分多路复用（TDMA），码分多路复用（CDMA），波分多路复用（WDMA）。
13、ASIC设计流程中什么时候修正Setup time violation 和Hold time violation?如何修正？
解释setup和hold time violation，画图说明，并说明解决办法。
14、给出一个组合逻辑电路，要求分析逻辑功能。
所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能。
分析过程一般按下列步骤进行：
1：根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。
2：根据输出函数表达式列出真值表；
3：用文字概括处电路的逻辑功能；
15、如何防止亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。
在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1 降低系统时钟频率
2 用反应更快的FF
3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。
4 改善时钟质量，用边沿变化快速的时钟信号
16、基尔霍夫定理的内容
基尔霍夫定律包括电流定律和电压定律：
电流定律：在集总电路中，在任一瞬时，流向某一结点的电流之和恒等于由该结点流出的电流之和。
电压定律：在集总电路中，在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和恒等于各电阻上的电压降之和。
17、描述反馈电路的概念，列举他们的应用。
反馈，就是在电路系统中，把输出回路中的电量（电压或电流）输入到输入回路中去。
反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。
电压负反馈的特点：电路的输出电压趋向于维持恒定。
电流负反馈的特点：电路的输出电流趋向于维持恒定。
无源滤波器：这种电路主要有无源元件R、L和C组成
有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。
集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
19、给了reg的setup，hold时间，求中间组合逻辑的delay范围。
Tdelay < Tperiod - Tsetup – Thold
Tperiod > Tsetup + Thold +Tdelay （用来计算最高时钟频率）
Tco= Tsetup + Thold 即触发器的传输延时
20、时钟周期为T,触发器D1的寄存器到输出时间（触发器延时Tco）最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。
T3setup>T+T2max 时钟沿到来之前数据稳定的时间（越大越好），一个时钟周期T加上最大的逻辑延时。
T3hold>T1min+T2min 时钟沿到来之后数据保持的最短时间，一定要大于最小的延时也就是T1min+T2min
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