芯耀
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本合集汇聚了26届秋招一线笔面试真题，涵盖寒武纪、OPPO、达摩院、小米、蔚来、英伟达、中兴、小鹏等20+家头部企业，涉及芯片架构、设计、验证、后端等多个岗位。内容真实还原面试现场，包含UVM验证流程、AMBA协议、跨时钟域处理、形式验证、低功耗设计等高频考点，并附有详细解答思路与项目拷打实录。
1、达摩院 CPU设计面经
1. 参数化序列检测器 撕代码，非常简单，输出检测个数，overflow检测 问：序列检测怎么做？
答：用 FSM 或移位寄存器实现，FSM 表示匹配状态，移位寄存器则移入比特 后与目标序列比较。用参数 SEQ_LEN 和 SEQ_PATTERN 控制移位寄存器和匹配 模式，实现任意序列检测。
2. gem5有哪些模型？gem5 提供了哪些 CPU/内存模型？
答：CPU：AtomicSimple、TimingSimple、Minor、O3；内存：Classic（简单） 和 Ruby（支持一致性协议）。
3. gem框架是怎样的？
答：顶层 Python 配置，CPU 模型层，内存系统 (Classic/Ruby)，设备模型，底 层是 C++ 事件驱动内核。
4. 为什么用 SE 模式？为什么选择 SE 模式？
答：SE 模式启动快、简单，适合指令级/微架构性能研究，不需要完整 OS。
5. 为什么用 FS 模式？为什么选择 FS 模式？
答：FS 模式能运行完整 OS，支持 I/O、多核一致性、TLB/pagetable 等系统 级研究。
6. Ruby 内存系统 问：Ruby 是什么？用过吗？
答：Ruby 是 gem5 的可配置内存系统，支持 cache coherence 协议 （MESI/MOESI），可用于研究多核一致性。我调过一些开源配置，主要学习其 SLICC 协议描述和 cache 参数修改。
7. ACE vs CHI 问：你用的是 ACE 还是 CHI？
答：我用的是 CHI。相比 ACE 的总线 +snoop，CHI 基于分组化 NoC，支持 大规模多核和目录协议，更适合 NPU/GPU/CPU 的一致性互连。
2、字节跳动AI芯片一面
1. Q：你们的 regression flow 是怎样的？
A：Jenkins/脚本触发 → 并行调度仿真（VCS/Questa/Xcelium）→ 解析 日志（UVM_ERROR/FATAL、seed）→ 合并 coverage（URG/IMC）→ 生 成 HTML/CSV 报告并邮件通知。
2. Q：为什么做大规模随机回归后还要看单个 case 的覆盖率？
A：为分析覆盖贡献度与冗余度、快速定位未命中 coverpoint，从而删冗 增效、指导约束/权重调整与 directedcase 投入。
3. Q：发现不同配置/用例对覆盖贡献差异后，你会做什么？
A：调约束权重（biasedrandom）、补directed/semi-directed、按config 贡献重分配回归资源、构建最小回归集并回写testplan追踪closure。
4. Q：回归与覆盖率的关系？
A：回归是执行与收敛过程，覆盖率是质量度量；以功能覆盖率（covergroup） 为主闭环，代码覆盖率用于发现死角与冗余。
5. Q：你的随机是纯随机还是受约束的随机？
A：做受约束/加权随机（constraint/weighted），保持多样性的同时对低 命中场景提升权重以加速 coverage 收敛。
6. Q：Python 的随机能力 vsSV 的随机约束？
A：两者定位不同：Python 更灵活、易整合与反馈闭环；SVconstraint 与 仿真环境无缝集成、体系化强；工程上常结合使用。
7. Q：Python 受约束随机常用库？
A ： 基 础 分 布 用 random/numpy.random ， 复 杂 约 束 用 python-constraint/z3-solver，配置与反馈用 yaml/json+pandas。
8. Q：在 Python 里如何构造“像 SV 约束那样”的随机？
A：用“条件过滤+概率分布”或借助求解器（如 z3）生成满足约束的取值， 再将 transaction 推送至 SV 环境。 Python↔SV 交互 / 文件 vs 内存
9. Q：为什么用“文件交互”而不是内存通信？
A：文件 I/O最简单稳定、工具无关、可复现（留存刺激输入），适合项 目初/中期；但高频交互/SoC 级会受 I/O 开销与实时性限制。
10. Q：大规模/SoC 级时如何提效？需要包什么 wrapper？
A：用 DPI-C 的 Cwrapper 做内存级交互（SV↔C↔Python），或用 socket/ZeroMQ/gRPC 跨进程通信；模块级可文件，IP/SoC 级建议 DPI， 系统级可 RPC。
3、芯原 IC设计面经
芯片设计岗，三轮技术+一轮中文hr+一轮英文hr面，技术面面试体验一般，面 试官背景嘈杂，面试官来自不同部门，面试问题主要是八股+简单的项目细节 （1）时钟门控怎么写？
（2）项目中 flops是多少
（3）a100gpu 的时钟频率比你们高，hbm是dietodie的，带宽比你们高，为 什么你们性能更好？
（4）跨时钟域怎么做时序检查。
（5）多时钟的时序检查怎么做？
（6）A和B信号分别打两拍相与，会有什么问题吗？
（7）ppa分析怎么考虑
（8）时钟频率提不上去，时序不过怎么做？
英文hr面主要问几个比较简单的问题 ：（1）介绍你自己 （2）介绍你的一个爱好
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一般面试官在拷打项目时会穿插常见的八股问题，八股及答案可参考这份资料：数字IC设计/验证/FPGA-笔面试秘籍。
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