MOS管的阈值电压是定值还是会随源漏电压改变？

阈值电压Vt是使MOS管表面发生强反型，形成导电沟道所需的最小栅极电压。在初学半导体物理时，我们会记住一个概念：Vt是MOS管的固有参数，是一个定值。但在实际应用中有时又会发现，Vt会随源漏电压变化。这篇文章，我们就一起来探究一下MOS管的阈值电压到底是不是定值，什么情况下阈值电压会随源漏电压变化。

长沟道MOS器件

我们在课本中学到的阈值电压公式，全部是基于长沟道的MOS器件。

NMOS和PMOS阈值电压公式

公式中：

Vfb：平带电压；

ΦF：衬底的费米势，由衬底掺杂决定；

q：电子电荷1.602*10-19C；

εsi：硅的介电常数；

Nsub：衬底的掺杂浓度，NMOS为P型衬底，PMOS为N型衬底；

Cox：栅氧电容，由氧化层厚度、介质材料决定。

从上面的公式可以看出，在长沟道理想条件下，阈值电压只和器件工艺，半导体材料相关，和源极、漏极电压无关。所以，当温度、体偏置不变时，MOS管的阈值电压是一个定值。

短沟道MOS器件

在过去的几十年中，MOS管一直遵循摩尔定律，通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本。但伴随MOS器件特征尺寸不断减小，源漏之间的距离也越来越短，沟道不仅受到栅极电场的影响，同时也受到漏极电场的影响，栅极对沟道的控制能力变差，栅极电压夹断沟道的难度越来越大，出现短沟道效应。

短沟道效应使长沟道器件的理想情况失效，最典型的就是漏致势垒降低（DIBL），这也是短沟道MOS管的阈值电压会随源漏电压变化的根本原因。

DIBL是当MOS管沟道长度很短时，漏极电压会导致源极和沟道之间的势垒高度降低，从而引起器件的阈值电压降低，漏电流增加的现象。

长沟道器件和短沟道器件能带图

（a）长沟道，Vgs=0V

长沟道下，栅极完全控制沟道电势，漏极Vds的电场影响被限制在漏极附近。源极与沟道之间的势垒很高，电子很难从源极注入沟道。

（b）长沟道，Vgs=Vt-long

当栅压等于长沟道阈值电压时，栅压把势垒压低到0.2 V左右，电子可以越过势垒，MOS管开启。

（c）短沟道，Vgs=0V

短沟道下，漏极的电场可以穿透整个沟道，削弱源极与沟道之间的势垒。所以即使在栅压为0V的情况下，势垒高度也低于长沟道情况。

（d）短沟道，Vgs=Vt-short

由于源极与沟道之间的势垒高度降低，所以只需要更小的栅压，电子就可以越过势垒，满足导通条件。

对于短沟道器件，Vds会参与调制源极与沟道之间的势垒高度。Vds越大，势垒越低，阈值电压越小。

最后做一个总结，对于MOS管的阈值电压是定值还是会随源漏电压改变这个问题，我们要记住：

长沟道MOS管：阈值电压是定值，符合经典半导体公式；

短沟道MOS管：受DIBL影响，漏源电压Vds会调制沟道势垒，Vds越⼤，Vt越⼩，阈值电压不再是定值。

作者：小芯叽