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以下总结均针对Subclass1，subclass0和subclass2的未关注。
1 SYSREF和Device clock是否需要同源？
答：是的，SYSREF和Device Clock需要同源。而且标准中推荐，SYSREF和Device clock都采用同样的电平类型，以防止在芯片内部产生额外的偏差。
个人理解，是因为Device clock会对SYSREF进行采样，以获得LMFC时钟，而且SYSREF和Device Clock之间需要满足一定的时延关系；如果不同源的话，很难满足以上要求，而且不同源的话，两者相位关系不固定，每次上电后的状态都不一样，难以调试。
2 SYSREF有哪几种模式？
答：SYSREF有三种模式，分别为周期信号、带隙周期信号和单次脉冲信号。
3 当多个ADC与一个逻辑器件连接时，如果ADC之间的数据已经对齐，SYSREF是否可以关掉？
答：是的，可以关掉。理论上，SYSREF信号可以一直给到各器件，但是考虑到EMI，一般不会这样做。只要系统同步后，系统的deterministic latency不变，则可以把SYSREF关掉。在需要重新对齐的时候，可以利用JESD204B的SYNC信号，来给时钟芯片一个‘Generate SYSREF’请求，以告知时钟信号再次产生SYSREF信号。
4 SYSREF信号可以有FPGA来产生么？
答：可以的，但是该信号也需要与Device Clock(送给ADC)同源。
5 SYSREF、Device Clock和LMFC三者之间是什么关系？
答：Device Clock信号对SYSREF进行采样，当其检测到SYSREF由1变为0时的上升沿，即为LFMC的上升沿。Device Clock需对SYSREF支持上升沿采样，下降沿采样可选。
6 什么是确定性延迟(Deterministic latency)?
答：确定性延迟定义为发送端并行帧数据输入到接收端并行数据输出所需的时间。其输入点和输出点是位于传输层和应用层之间，没有包括ADC模拟前端以及内核的时延，但是包括传输媒质的时延。
7 RX怎么知道TX的LMFC时钟的位置的？
答：LMFC时钟是器件的内部时钟，TX通过在发射的串行数据中使用控制字来表征时钟的边沿。
8 确定性延迟如何用做多个转换器的采样对齐
答：RX通过表征时钟边沿的控制字来识别TX端的LMFC的时钟边沿。
在多个ADC需要对齐的时候，RX将识别出来的TX端的LMFC的时钟边沿，与自己的LMFC时钟边沿以及其他TX端LMFC边沿比对。这样，RX就知道了各组数据的相对时延，并将其同步。
9 ADC各个数据Lane之间是否需要等长？
答：可以不等长，因为可以通过RX buffer来吸收。标准上说，可以这样做，但是可能会使得链路对时钟偏差更敏感。比如说，最长的lane和最短的lane之间相差50cm，然后由于环境的影响，电路板的介电常数在4~5之间变化，那由于长度差别引起的skew则有500ps，增加了skew的不确定性。
10 给到各个ADC和逻辑器件的Device Clock和SYSREF是否需要等长？
答：从标准上来看的话，Device Clock和SYSREF的skew可以有6ns，如果板材是FR4的话，则差不多对应84cm的长度差。但是，个人感觉，能等长的时候，就尽量等长吧。
标准下载地址：https://www.jedec.org/document_search/field_doc_type/148?search_api_views_fulltext=JESD204
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