芯耀
与非AI
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1、什么是double pattern
Double Patterning（DP，双重掩模）是193nm DUV光刻突破衍射极限的分辨率增强工艺，广泛用于28nm~6nm底层金属与Poly层。由于单次光刻无法打印极小间距图形，DP将同一层版图拆分至两张掩模版，分两次曝光刻蚀，放大单次曝光图形间距，保证可制造性，是先进工艺必备DFM规则。
DP主要分为LELE和SADP两种工艺。LELE（光刻-刻蚀-光刻-刻蚀）适用于M1~M6任意复杂二维金属图形，设计灵活，是数字主流DP方案；缺点是存在两次掩模Overlay套刻误差，存在短路风险、制造成本更高。SADP自对准双重图形依靠一次光刻生成芯轴与侧壁Spacer，翻倍图形密度，无套刻误差、线宽均匀，但仅适用于Poly栅极、SRAM阵列等一维规则线条。更先进的SAQP四重图形，通过两轮SADP迭代，用于N6/N7超高密度底层金属。
后端设计核心是DP着色（Coloring）。Foundry定义最小拆分间距，间距不足的冲突图形必须分配至不同Mask，本质是二分图二色染色问题。DP最致命违例为奇数环（Odd Cycle），三条及以上图形形成奇数闭环，无法完成合法二色拆分，属于致命制造缺陷。常规修复方式包括拉大间距打破环路、Stitch切割多边形、插入Dummy打散密集结构。此外还有同色间距不足、缝合区域不满足重叠包围规则等DP DRC违规，均需清零签核。
工程实现上，布线需尽量规整、统一Pitch，避免横竖交错走线和复杂环形结构，电源网格需开槽分割以规避奇数环。差分对默认异色放宽规则，标准单元、SRAM、PHY需原厂DP合规。EUV工艺大幅缓解多重图形压力，但N6/N7底层M1/M2仍需多重图形工艺，是物理实现与DFM验证的关键要点。
如何给 Metal 上的 routing 分配 mask？要根据tech lef 里面 SAMEMASK rule 定义：
LAYER M1
TYPE ROUTING ;
SPACING 0.04 ; # 基础最小间距（同Mask强制底线）
SPACING 0.072 SAMEMASK ;# DPT拆分阈值：间距<0.072必须异色
SPACING PARALLEL 0.06 SAMEMASK ;
ENDOFLINESPACING 0.05 SAMEMASK ;
以N7M1为例:
基础Spacing=0.04um:任意同Mask两条线不能小于0.04;
SAMEMASK=0.072um:两条线距离0.05/0.06<0.072,强制分不同Mask；两条线距离0.08≥0.072,可同Mask。
以最简单的 spacing rule 为例，若两条相邻 wire 之间的距离小于lef定义，这两条 wire 就要分配到不同掩模版，GUI 上能看到它们被打上了不同颜色。下图中，红色代表 Mask1，黄色代表 Mask2。
2、DPT Odd Cycle DRC
在20nm及以下先进FinFET工艺中，受DUV光刻衍射极限限制，底层金属层需采用双重图形工艺（DPT），将单层版图拆分两张掩模版、分两次曝光，以此提升光刻分辨率。DPT核心规则为：间距小于工艺定义的DP最小拆分间距的金属图形，必须分配至不同掩模版，实现二色交替着色。
Odd Cycle（奇数环）是DPT最致命的DRC违例，本质是图论二着色无解问题。将金属图形视为节点，间距违规的相邻图形建立关联边，若形成奇数节点闭合环路，交替着色会出现首尾同色冲突，无法合法拆分两张掩模版，属于无法流片的制造缺陷，常见于高密度、多拐弯、交错密集布线区域。
工程中有三种标准修复方式。最常用的是拉大局部金属间距，打破奇数环的关联边，彻底消除环路冲突，无工艺副作用；其次是插入Stitch缝合，将单根金属线分段拆分至不同掩模，通过图形重叠连通打破环路，适配间距无法拉大的场景，但存在Overlay套刻误差风险，需控制使用数量；最后是修改、精简冗余走线，调整多边形结构，从根源破除冲突环路。
修复过程易出现各类陷阱，局部修改版图易引发 extrinsic 次生冲突、局部整改不彻底导致 intrinsic 残留违规，忽略工具预警还会出现“修一处、生一处”的打地鼠问题。
日常设计需提前规避，控制DP层布线利用率，避免满密度绕线；减少复杂拐弯、跨轨走线，规整布线结构；借助实时DRC工具即时检查，从源头降低奇数环产生概率。同时需区分DP拆分间距与普通物理间距，优先修复奇数环致命违例，保障版图可制造性与流片良率。
