芯耀
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320
作者：溪风
跟各位侃了一周的产业布局，周末咱换个口味，聊聊深圳平湖实验室不久前发布的750V沟槽型SiC JFET器件。
在碳化硅功率器件赛道中，SiC JFET一直是极具争议的技术路线：凭借无栅氧化层的原生结构优势，它完美规避了SiC MOSFET栅氧老化、长期导通易失效的痛点，是固态断路器、储能配电等稳态工况场景的理想器件。
但长期以来，由于传统沟槽工艺参数波动大、良率可控性差，让这条可靠性更优的技术路线一直难以规模化落地。
根据平湖实验室官微公布的信息来看，其团队通过工艺迭代优化，针对性解决了沟槽JFET的制程耦合难题，有效提升了器件参数一致性与量产可行性，也让这款“理论可靠”的器件真正具备了工程实用价值。
固态断路器喊了很多年，但一直没能大规模替换传统机械开关，核心障碍不是开关速度不够快，而是功率器件在“常年导通”和“偶尔断开”这对矛盾里找不到平衡点。
当前产业化主流的SiC MOSFET具备开关速度快、导通比电阻低的优异电学特性，但器件栅氧化层在长期工频导通的持续电压应力与高温工作环境下，会产生渐进式介质退化、阈值漂移等可靠性劣化问题。
对于数据中心、电网保护等对设备稳态可靠性要求极高的场景，器件老化引发的保护功能失效、误动作风险，是终端运维与系统设计层面无法规避的核心隐患，极大限制了其在固态断路器核心场景的大规模应用。
相较于SiC MOSFET，SiC JFET凭借无栅氧化层的原生器件结构，从物理层面根除了栅介质退化的失效机理，天然适配电力电子设备长期稳态导通的工作工况，稳态可靠性成为其核心差异化优势。
传统沟槽JFET之所以被业界视为“富贵险中求”，是因为工艺窗口窄得令人窒息：刻蚀设备微振动、晶圆衬底残余应力波动等微小工艺偏差，均会引发沟槽侧壁形貌、沟槽深度的一致性偏差，这将会直接导致器件阈值电压大幅漂移。
换句话说，同一晶圆、同一批次的器件电学参数离散度极大，参数稳定性完全依赖制程精度极限，行业内也将其定义为“高风险、高上限”的工艺技术，无法满足工业化批量生产的一致性要求。
在我看来，平湖实验室此次技术突破的核心价值，并非局限于0.75mΩ·cm²的超低导通比电阻指标，而是通过浅沟槽自对准注入工艺，实现了沟槽刻蚀形貌与器件阈值特性的物理解耦，从根源上突破了传统工艺的核心桎梏。
传统沟槽JFET制备采用倾角整体注入工艺，所以沟槽形貌、刻蚀深度与沟道掺杂区域参数深度绑定，刻蚀制程的任何波动都会直接传导至器件阈值特性与耐压特性，参数耦合性极强、容错率极低。
而新工艺创新性地将器件沟道功能分区，独立划分阈值调节掺杂区与耐压调节掺杂区，两大功能区域采用独立的离子注入路径与工艺参数体系。
该设计彻底打破了刻蚀均匀性对器件电学一致性的单向约束，将碳化硅硬脆材料的精密沟槽加工，从传统依赖制程精度的“经验化制程”，转化为可标准化、可精准调控的工程化制程，大幅提升了工艺可控性。
也可以这么说，这一步是从根源上把碳化硅硬脆材料加工从“玄学”拽回了可工程控制的轨道。
*传统倾角注入是把刻蚀和电性焊死在一根绳上的“玄学工艺”，浅沟槽自对准注入则是用物理分区把这根绳剪断，先在产线上把良率和一致性救回来，再让固态断路器这类对并联均流、长期可靠性极度敏感的系统，真正敢把SiC JFET写进主功率BOM而不是只当备胎。
从产业制程视角来看，刻蚀与阈值特性的解耦，本质是工艺窗口的系统性拓宽。
传统工艺下，晶圆边缘区域因刻蚀均匀性偏差，是参数失效、芯片报废的核心区域，晶圆有效良率极低；新工艺可容忍刻蚀参数在合理区间内波动，且不会引发阈值电压漂移、器件性能劣化，显著提升了整片晶圆的有效良品率，同时大幅优化了跨批次、跨晶圆的器件参数一致性，彻底摆脱了实验室阶段参数优异、量产阶段稳定性不足的痛点。
翻译成产线白话就是：以前边缘晶圆是废片重灾区，现在允许刻蚀参数在一定范围内波动而不牺牲阈值稳定性，整片晶圆的合格芯片数和批次间一致性才有机会爬出实验室低谷。
还有一点，在功率器件产业化与系统应用中，行业普遍存在“重极限电学指标、轻批量参数一致性”的认知偏差。
对于固态断路器、多管并联大功率电源等核心设备，单颗芯片的极限性能并非系统可靠性的决定性因素，批量器件参数的一致性才是规模化商用的核心前提。
若器件阈值电压离散度过大，同一批次物料会出现器件开通延时、关断特性不一致的问题，导致系统保护算法标定失效：比如适配A批次器件的保护参数，应用于B批次时极易引发过流误触发、故障拒动等系统性故障。
而本次工艺突破有效压缩了沟槽JFET的阈值电压离散度，实现了批量器件参数的高度统一。这个技术成果可以让系统厂商可固化保护算法参数，无需针对单台设备进行芯片筛选、配对与参数校准，大幅降低了系统量产调试成本与品控难度。
Cascode是“共源共栅”的英文缩写，是一种把两个晶体管串联起来的电路接法。
具体到SiC JFET的场景，它是这么工作的：SiC JFET天生是“常通型”器件，不通电的时候它也是导通的，就像一根一直开着的水管。但固态断路器需要的是“不通电时断开，通电时才导通”的常关型开关，否则一上电就短路歇菜。
解决办法就是拿一个低压的普通MOS和SiC JFET串在一起。平时MOS处于关断状态，把JFET的源极通路掐断，整个组合对外表现为常关。需要导通时，先打开MOS，JFET的电流通道才接通。这样一来，用户看到的还是一个正常的常关开关，但内部承担高压和大电流的主体依然是那颗没有栅氧化层老化问题的SiC JFET。
代价是多了一颗MOS和相应的驱动电路，增加了外围成本和设计复杂度。但对于固态断路器这种追求数万小时不间断可靠运行的场景，用这点成本换掉SiC MOSFET栅氧退化的隐患，通常被认为是一笔划算的买卖。
所以，这项技术给固态断路器应用方面带来的最直接红利是并联均流不再是一场赌博。
我说的再具体一点，大电流等级固态断路器需采用多颗功率器件并联架构分摊工作电流，传统沟槽JFET因参数离散性，并联支路会出现器件开通时序、导通阻抗不一致问题，部分器件率先导通、承载绝大部分电流而过热老化，部分器件滞后导通、负载利用率不足，最终导致整机均流特性差、可靠性与寿命大幅劣化。
依托这个新工艺带来的稳定阈值特性，并联器件的电流分配趋于均衡，有效规避了单管过应力失效风险，让设备厂商可将研发资源聚焦于系统保护策略优化、散热架构设计等核心环节，会进一步降低器件选型与匹配的研发成本。
*目前国内SiC JFET赛道参与者较少，绝大多数厂商仍将研发与产能倾斜在SiC MOSFET及模块上，JFET因常通特性需额外驱动/Cascode配合，市场化体量远小于MOSFET。上表内容基于业内公开信息整理。
此外，平湖实验室基于8英寸量产晶圆平台，同步推出16mΩ~165mΩ全梯度四档器件规格，这在沟槽型SiC JFET领域具备重要产业价值。
传统工艺体系下，不同导通电阻规格的JFET，其驱动特性、寄生参数差异显著，针对不同电流等级的固态断路器、储能变流器产品，厂商需要重新适配驱动电路、优化封装方案，产品开发周期长、物料适配成本高。
而本次搭建的标准化8英寸工艺平台，实现了多梯度器件规格的一体化量产，下游设备厂商可根据功率需求灵活选型，驱动电路、封装方案具备高度通用性，显著缩短了产品迭代周期，降低了物料供应链管理成本。
但客观来看，本次工艺突破属于产业化赋能型技术迭代，并非颠覆性的器件架构革新，仍存在明确的技术边界与待优化问题。
因为SiC JFET原生常通的器件特性并未改变，无法直接替代主流常关型SiC MOSFET，必须依托Cascode级联架构或专用驱动芯片实现常关功能，系统驱动复杂度与硬件成本不会随工艺优化自然降低。
同时，制程层面的离子注入损伤修复、高温退火引发的晶圆翘曲变形、终端结构电场分布均匀性优化等行业共性难题，仍需持续迭代攻关。
综上，本次浅沟槽自对准注入工艺的核心价值，在于彻底扭转了传统沟槽SiC JFET“性能优异、工艺娇贵、无法量产”的产业困境，将其从实验室技术样本，推进至工艺可控、良率可提升、具备规模化产业化落地条件的新阶段。
至于能不能在固态断路器、储能PCS里真正卷掉一部分MOSFET份额，还得看接下来几轮中试到量产的良率曲线、长期HTRB数据以及驱动生态跟不跟得上。
总得来说，浅沟槽自对准注入工艺并非能够解决所有问题的颠覆性方案，但在一定程度上补齐了国产沟槽SiC JFET量产一致性差、工艺不可控的核心短板，同样也是推动这项技术从实验室理论优势，走向规模化工程实用的关键务实迭代。
