IEDM2025 FET缩放解析：从FinFET‑GAA到CFET+BSPDN背面供电技术

这份《FET Scaling》是IEDM 2025会议专题，报告把晶体管迭代比作 “城市楼房升级”：从平面平房→FinFET 矮楼→GAA 多层公寓→CFET 立体叠楼，完整复盘数十年来 FET 晶体管微缩演进，剖析 AI 算力爆发之下传统平面微缩收益持续衰减的困境。

对比 FinFET、GAA‑RibbonFET、Forksheet、CFET、背面供电 BSPDN 全套器件‑互连协同方案，大量引用单元高度 CH、接触多晶硅节距 CPP、性能功耗面积 PPA 实测参数，梳理逻辑器件未来十几年的技术路线图，对行业从业者、投资人和入门学习都有非常大的借鉴和参考价值！

一、研究背景与目标

AI 大模型训练算力每两年指数级暴涨，AI 半导体市场预计 2024 年 564.4 亿美元，2032 年达到 1744.8 亿美元，2025‑2032 复合增长率 15.2%。可以通俗理解：AI 相当于急剧扩张的城市，对芯片这座 “算力楼房” 的住户数量、耗电、运行速度提出爆炸式需求。

但是传统把晶体管几何尺寸简单缩小的老路子遇到严重边际收益递减：节点从 22nm 一路走到 3nm，单元高度 CH 的缩小幅度逐年下滑，投资回报率 ROI 持续走低。单纯缩小晶体管已经不足以满足 AI 算力。

报告目标：梳理从平面 FET→FinFET→GAA→CFET 完整器件演进链条；剖析晶体管和后端互连两大瓶颈；评估背面供电 BSPDN 等配套技术的价值；给出面向 AI 时代 CMOS 立体缩放的技术路线，回答摩尔定律靠什么继续向前推进。

二、报告核心内容

芯片制造如同建设算力城市，晶体管是住户，金属布线是城市水电管网。早期不断把房子做小；房子做不动之后就向上加盖楼层；最后水电管网拥堵，需要把供电管线挪到楼的背面，释放正面全部留给信号走线。

1)晶体管演进：从平面→FinFET→GAA‑RibbonFET，靠立体结构改善栅控能力

平面 FET 栅极仅从 1 个方向控制沟道；FinFET 鳍式晶体管栅极三面环抱沟道；GAA RibbonFET 全环绕栅极实现四面包裹沟道，漏电抑制能力达到最优。Intel 18A 节点采用 RibbonFET 搭配 PowerVia 背面供电，同等功耗条件速度提升 18‑25%，同等频率功耗下降 36‑38%，单元面积实现 30% 缩减。

但 GAA 纳米片仍然是 N 管、P 管并排摆放，如同两户房子左右并排，占用横向空间；进一步微缩遇到单元高度 CH 天花板，GAA 单元高度 CH 最低 115‑132nm。

2)Forksheet 与 CFET：把 N/P 管上下垂直堆叠，继续压榨面积密度

Forksheet 把 N、P 晶体管进一步拉近并排摆放，单元高度 CH 做到 90nm；CFET 互补场效应晶体管直接把 N 型、P 型器件上下垂直堆叠，CH 可以压缩至＜70nm，相比 Forksheet 可以再实现 15‑20% 面积缩减。

CFET 分为单片 m‑CFET 和时序 seq‑CFET 两种方案；时序 CFET 经过三代工艺优化，面积可以逼近单片 CFET 水平。但 CFET 工艺挑战巨大：高纵横比刻蚀沉积、垂直 N/P 互连、源漏隔离、多层功函数金属制备都是硬核关卡。

3)互连成为新的 “水电管网拥堵” 瓶颈，BSPDN 背面供电是必由之路

即便晶体管做的再小，芯片正面金属层里面电源线与信号线抢布线空间，出现布线拥堵 Wire‑Jam，带来 IR 压降增大、性能被布线限制，这是后 GAA 时代非常容易被忽略的主要矛盾。

BSPDN 背面供电网络把全部供电 PDN 迁移到硅片背面，正面金属层全部留给高速信号走线。对比传统正面供电 FSPDN，可以实现最高 30% 面积缩减，缓解 IR 压降；实现路径分为埋入电源轨 BPR、nTSV 纳米硅通孔两种主流工艺路线。CFET 想要发挥全部密度收益，必须和背面供电 BSPDN 成套协同使用。

4)不能只盯着晶体管，器件‑互连‑材料必须三位一体协同优化

单纯依靠晶体管结构升级收益有限，未来缩放是整套系统工程：FinFET→GAA‑RibbonFET→Forksheet→CFET 器件迭代，同步搭配 BSPDN 背面互连，再结合应变硅、HKMG 高 k 金属栅、新型功函数金属等材料创新。报告路线图显示，2029‑2031 区间逐步导入 CFET，金属节距 MP 持续由 28nm 向 14‑10nm 演进。

三、报告结论

AI 算力爆炸驱动 CMOS 持续微缩，但传统二维几何缩小边际收益大幅下滑，摩尔定律已经从平面缩小转向三维立体缩放；

FinFET 已经走到生命周期后半程；GAA RibbonFET 是当前量产先进节点主力，Intel18A 已经验证 RibbonFET+BSPDN 背面供电的 PPA 收益，速度提升 25%、功耗降低 38%、面积缩小 30%；

下一步密度提升有两条台阶路线：Forksheet 做过渡，CFET 垂直堆叠 N/P 管实现 15‑20% 进一步面积压缩，但刻蚀、隔离、互连工艺难度陡增；

互连拥堵是后 GAA 时代重大瓶颈，CFET 的密度优势无法单独发挥，必须搭配 BSPDN 背面供电成套使用，把供电移至晶圆背面，释放正面布线资源；

未来的缩放不再是单一晶体管创新，而是晶体管器件、后端互连网络、新型半导体材料三者协同的系统工程。

四、未来方向

器件端：持续优化时序型 seq‑CFET 整套集成工艺，降低高纵横比刻蚀、源漏隔离、多层功函数金属制造难度，目标把单元高度 CH 稳定压到 70nm 以内；远期探索 Flip‑FET（FFET）等更多新型堆叠器件；

互连端：持续迭代 BSPDN 背面供电，从背面只跑电源线，逐步进化到背面同时承载时钟、部分信号走线，进一步释放正面布线资源；推进 nTSV 纳米通孔、埋入电源轨 BPR 工艺成熟；

材料端：开发适配 CFET 的新型功函数金属、高 k 介质、低电阻源‑漏材料，抑制接触电阻上升；

产业落地：路线图预计 2027‑2029 导入 Forksheet；2029‑2031 逐步导入 CFET；金属最小节距 MP 持续由 22nm 向 14‑10nm 推进；同步推进 BEOL 后端晶体管等异构集成方向，拓展超越传统硅逻辑的算力路径。

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