芯耀
与非AI
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一、这篇论文为什么值得关注
在AI算力竞赛中，HBM 高带宽内存已经从GPU的配角变成了决定系统性能和功耗的核心角色。当大模型的参数量和上下文窗口爆炸式增长，内存带宽和容量的瓶颈日益凸显。
2026年8月23日，在全球顶级芯片架构会议Hot Chips 2026上，三星存储业务DRAM设计团队的Sangwook Han博士发表了题为《HBM Base Die: How HBM Will Evolve Using Advanced Logic Processes》的重磅论文，系统提出了HBM基础裸片（Base Die，B-die）从标准HBM向定制HBM（cHBM）再到3D垂直集成zHBM的三阶段演进路线图。
这篇论文的价值在于，它跳出了传统HBM只关注DRAM核心裸片（C-die）堆叠层数和TSV密度的思维定式，把目光投向了长期被忽视的基础裸片B-die。论文的核心洞察是：当B-die从DRAM工艺转向先进逻辑工艺，B-die就不再只是一个简单的PHY+测试接口，而是变成了一块可以承载内存控制器、传感器、处理单元甚至外部内存扩展的可定制SoC平台。这一转变将从根本上改变AI加速器的架构设计——xPU（GPU/TPU）可以把越来越多的功能卸载到HBM B-die上，从而回收宝贵的计算硅面积，同时通过更短的数据路径大幅降低功耗。
论文首先回顾了HBM的发展历程。从HBM到HBM2、HBM2E、HBM3、HBM3E，再到即将量产的HBM4、HBM4E和未来的HBM5，带宽从最初的数百GB/s一路攀升到数TB/s，容量从4GB增长到60GB以上。但带宽扩展正面临三大瓶颈：TSV数量和间距限制、B-die PHY I/O数量和速度限制、以及Micro-Pillar Grid Array（MPGA）的面积和间距限制。更关键的是，尽管能效在持续改善，MPGA的绝对功耗仍在上升——这正是B-die必须转向先进逻辑工艺的根本原因。
二、工艺拐点：B-die从DRAM工艺转向4nm逻辑工艺
论文用一张清晰的工艺节点趋势表揭示了一个重要拐点。在HBM2时代，C-die和B-die都采用2*nm级DRAM工艺，xPU SoC采用16nm/12nm逻辑工艺；到HBM3E时代，C-die和B-die仍停留在1*nm级DRAM工艺，而xPU已经演进到4nm。但从HBM4开始，B-die率先采用4nm先进逻辑工艺，与xPU的3nm工艺差距大幅缩小。论文明确指出：从HBM4开始，在B-die设计中采用先进逻辑工艺对遏制功率增长至关重要。
三星已经在HBM4中应用了D1c DRAM工艺和逻辑4nm工艺的组合。主要目标有两个：一是降低功耗，二是最小化有源区面积。这标志着真正的DRAM和先进逻辑集成的开始。论文给出的TSV-to-PHY中继器功耗和延迟对比图显示，随着B-die工艺从DRAM 14nm演进到8nm、5nm、4nm，PHY的功耗和延迟都显著下降。这就好比给HBM的通信高速公路换上了更先进的信号塔——同样的数据传输量，消耗的能量更少，延迟更低。
基于这一工艺拐点，论文提出了定制HBM（custom HBM，cHBM）的概念。标准HBM（sHBM）的B-die仅限于基本数据路径和测试路径功能，大部分面积被动用于布线。而cHBM的核心思路是：利用先进逻辑工艺构建类似SoC的B-die，在共享标准C-die堆叠的前提下，定制B-die的逻辑功能。这就像同一栋住宅楼（C-die堆叠），一楼的大堂（B-die）可以根据住户需求改造成快递站、健身房或者共享办公空间——楼体结构不变，但一楼的功能可以灵活定制。
三、Phase #1：xPU面积回收，从D2D PHY到内存控制器卸载
论文提出的第一阶段是xPU面积回收。传统的AI加速器性能缩放正逼近多重物理极限：工艺节点缩小在放缓、更大的单片裸片达到光罩尺寸极限、多chiplet中介层的尺寸也达到物理极限。而B-die已经采用先进逻辑工艺，且有充足的面积可以用来从xPU卸载功能，这就成了破局的关键。
第一个动作是PHY面积缩减。在sHBM中，PHY是B-die上最大的模块。cHBM的解决方案是用先进逻辑工艺实现的D2D（Die-to-Die）接口替代传统HBM PHY。这带来双重收益：更小的footprint和更短的通道显著提升能效（更低的pJ/b），同时释放的面积可以用于xPU计算区域的扩展。
内存控制器（MC）卸载。将原本位于xPU SoC上的内存控制器移植到cHBM B-die中，可以回收宝贵的xPU硅面积。论文指出，卸载MC带来的热影响是可控的，传统HBM内存控制器正在积极被移植到cHBM中。
更进一步，论文提出了Near-MC概念：基于SRAM的单元修复方案。利用B-die中未使用的空间集成SRAM修复资源，实现细粒度的单元级故障地址解码和重定向，并且可以跨通道共享修复容量。相比传统在C-die中集成有限修复资源的方案，B-die SRAM提供了大量修复资源和更高的灵活性，这对于提升HBM良率和可靠性具有重要意义。
四、Phase #2：功能扩展，从RAS遥测到内存扩展和处理单元
第二阶段是功能扩展。论文指出，HBM的整体footprint主要受C-die堆叠限制，sHBM的B-die大部分面积被动用于布线。即使在Phase #1完成内存控制器卸载后，B-die上仍有大量未利用的硅面积——这为Phase #2的增值功能集成提供了空间。
首先是RAS（可靠性、可用性、可服务性）和测试能力的升级。与sHBM不同，cHBM原生将先进RAS能力集成到B-die中：热传感器、电压传感器、工艺传感器和老化监测器实现实时高速遥测，让系统可以精确掌握每一颗HBM的健康状态。在测试方面，片上自测方案（OD-ATE/Pattern Generator）提升了测试覆盖率和制造良率。这就像给每一颗HBM装上了智能健康手环，不仅能实时监测体温和心跳，还能自我体检。
更具战略意义的是内存扩展功能。论文用数据说明了为什么容量变得和带宽一样重要：大模型的上下文窗口以每年30倍的速度爆炸式增长，从2023年3月的数千token快速扩展到2025年的百万token级别，这驱动了海量的KV缓存内存需求。而AGI（通用人工智能）的评分分析显示，长期内存存储和检索仍是下一代AI模型最关键的瓶颈。
论文的结论是：下一代AI SoC架构迫切需要在带宽之外同时获得更高的内存容量。cHBM的解决方案是通过B-die的外部海岸线直接连接外部内存，在B-die中集成专用PHY和控制器来管理片外内存扩展。相比传统通过PCIe进行内存扩展的方案，这种直连方式提供了显著更高的带宽和更低的延迟——相当于把外置硬盘直接插到了内存控制器旁边，而不是绕远路通过USB接口。
Phase #2还包括处理单元（PE）卸载和aHBM（Advanced HBM）概念。将部分xPU SoC的计算任务卸载到B-die中的处理单元，可以减少D2D带宽需求，进一步降低功率和热开销。而在2.5D系统中，aHBM将xPU计算卸载到集成在B-die中的PE，显著最小化跨中介层的数据移动，实现整体系统功率效率的突破性提升。这些功能扩展的共同方向是：让HBM从一个被动的存储器件，逐渐演变为一个带有计算、控制和扩展能力的智能内存节点。
五、Phase #3：3D垂直集成，zHBM消除中介层实现极致能效
第三阶段是真正的3D垂直集成，论文称之为zHBM。行业趋势显示AI内存架构正在快速走向紧耦合解决方案。对于AGI和推理场景，在严格的功率限制内最大化带宽（以Tokens Per Second衡量）至关重要。zHBM的终极方案是：将xPU逻辑和C-die堆叠进行真正的3D垂直集成，彻底消除2.5D中介层。
zHBM的关键差异化特征有两个：一是分布式I/O，将I/O分散到整个B-die区域，最小化HBM堆叠内的数据传输距离；二是真正的3D结构，消除传统的2D接口。这就像把原本并排放在桌子上的主机和内存塔，直接叠在一起用内部总线连接——数据不需要再绕远路穿过桌面的线缆，传输距离和功耗都大幅降低。
zHBM的优势是惊人的。论文给出的系统级对比显示：1x GPU + 4x zHBM相比1x GPU + 4x HBM4E，DRAM带宽提升230%，DRAM功耗降低70%，GPU功耗降低8.3%（在GPU功耗1200W、4个HBM在SIP中的假设下节省约100W）。这一突破的核心在于I/O优化：zHBM移除了SERDES，消除了不必要的功耗开销。能效的提升直接转化为更强的计算性能和更大的热设计余量。
实现zHBM需要两大类关键技术。在先进封装方面，WoW（Wafer-on-Wafer，晶圆对晶圆键合）和HCB（Hybrid Copper Bonding，混合铜键合）实现超高I/O密度，这与当前先进封装领域的技术趋势高度一致。在集成方法方面，统一的SoC-DRAM设计和验证流程至关重要——论文展示了协同架构设计流程，将DRAM设计流程（C-die功能模型、PHY IP、RTL设计、DFT插入、C-die测试IP）和SoC设计流程（原理图、综合+PnR、布局、时序收敛、sign-off、SI/PI/PV等）深度融合，最终实现4层C-die与xPU的WoW键合。这意味着内存和计算不再是两个独立设计的模块，而是从架构阶段就协同设计的统一整体。
六、总结与产业启示
三星这篇Hot Chips 2026论文为我们描绘了HBM未来十年的清晰演进路径。核心结论是：将先进逻辑工艺应用于HBM B-die，释放了前所未有的架构灵活性，使得HBM从标准存储器件向定制化、智能化、3D集成化方向演进。
三阶段路线图层层递进：Phase #1通过紧凑D2D PHY和内存控制器卸载回收xPU硅面积，是近期可落地的方案；Phase #2将遥测传感器、外部内存扩展和处理单元等增值逻辑集成到B-die，是中期功能扩展方向；Phase #3通过zHBM消除2D/2.5D接口，实现xPU逻辑和DRAM堆叠的直接垂直集成，是长期的终极目标。
对于产业界而言，这篇论文揭示了几个重要趋势。
首先，HBM的竞争焦点正在从C-die堆叠层数扩展到B-die的逻辑功能定制——谁能在B-die中集成更多的增值功能、实现更低的功耗和更高的能效，谁就能在下一代HBM竞争中占据优势。
其次，内存和计算的边界正在模糊：内存控制器从xPU移到HBM、处理单元进入B-die、最终xPU和DRAM垂直集成，这一趋势将深刻改变AI加速器的架构设计和供应链分工。
第三，先进封装技术（WoW、HCB）将成为zHBM时代的关键使能技术，与HBM本身的工艺创新同等重要。最后，上下文窗口的爆炸式增长让内存容量和带宽同等重要，cHBM的外部内存扩展功能可能成为未来AI系统的标配。
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