芯片设计常说的ESD是什么？如何判断芯片被ESD(静电放电)损坏?

芯片设计的“隐形杀手”——ESD静电放电 

在集成电路（IC）的设计、制造、封装、测试及应用全流程中，ESD（Electrostatic Discharge，静电放电） 是最常见且破坏性极强的隐患之一。它指电荷在不同电位物体间的瞬间转移（放电时间通常为 ns~μs 级），虽放电能量可能仅几十微焦，但瞬时峰值电流可达数十安培，足以击穿 IC 内部的精密结构，导致器件失效。

为避免ESD对芯片造成损坏，我们需要在芯片设计时添加ESD防护结构对芯片进行防护。在 IC 的输入 / 输出（I/O）引脚、电源引脚（VDD/VSS）附近设计专门的 ESD 防护电路，相当于在核心电路与引脚之间 “加一道安全阀”。本文主要介绍几种ESD防护结构。

在模拟版图设计中，ESD防护是指通过版图的物理布局和布线，为芯片提供低阻抗的静电泄放路径，以保护脆弱的核心电路免受静电击穿破坏的可靠性设计。

1. ESD 的威胁与防护原理

威胁：静电（如人体、机器摩擦产生的数千伏高压）在纳秒级时间内通过芯片引脚注入，会产生极大的瞬间电流，极易击穿芯片内部的栅氧化层或烧毁金属互连，导致芯片失效。

防护原理：ESD 防护的核心是“疏导”而非“硬扛”。通过在引脚（Pad）与电源（VDD）/地（VSS）之间设计低阻抗的泄放路径，在静电发生时迅速将大电流安全导走，并将引脚电压钳制在安全范围内，从而保护内部电路。

2. 模拟版图中的 ESD 设计要点

器件布局贴近 Pad：ESD 保护器件（如二极管、GGNMOS、SCR 等）必须紧贴 I/O Pad 放置，以最小化泄放路径的寄生电阻，实现最快泄放，避免静电先击穿内部电路。

低阻抗布线：从 Pad 到 ESD 器件、再到电源/地线的金属走线必须“短、宽”，并采用密集的接触孔，以承受瞬间大电流，避免金属线因电流集中而烧毁。

均匀导通设计：大尺寸 ESD 器件（如 GGNMOS）通常采用“多指叉指”结构，并配合硅化物阻挡层（SAB）和镇流电阻，确保电流均匀分布在各个“指”上，避免局部过热烧毁。

隔离与保护环：ESD 器件周围需添加保护环（Guard Ring，如 P+环接地、N+环接电源）进行隔离，防止 ESD 器件开关时产生的噪声耦合到敏感的模拟电路，同时防止触发寄生 SCR（闩锁效应）导致芯片短路。

匹配与隔离：模拟引脚对寄生电容和漏电流敏感，ESD 器件的电容不能过大以免影响模拟电路的高频性能；同时，模拟区域与数字区域的 ESD 泄放路径应分开，防止数字噪声通过 ESD 路径耦合到模拟地。

3. 版图验证

版图设计必须严格遵循代工厂（PDK）的 ESD 设计规则（如金属宽度、间距、接触孔数量等）。

流片前需进行专业的 ESD 仿真（如 HBM 模型仿真），提取寄生参数，分析电流密度和压降，确保 ESD 结构在静电冲击下能正常工作。

综上，模拟版图中的 ESD 设计是版图工程师在工艺、器件物理和电路性能之间进行的精细平衡，直接决定了芯片的良率和可靠性。