“本该烧毁”的芯片，为什么反而更省电？——华为韬定律的“功耗账”，是这样算的

芯片往上堆，肯定能增加晶体管密度。

但是，多增加了晶体管，功耗大了，耗电更多怎么办？

这个是对于“韬定律”最大的拦路虎。

解决了不了，这个问题，“韬定律”只能是是一个残血版本。

01 先交代背景：一份"解释自己为什么没烧毁"的论文

2026年5月25日，在 IEEE ISCAS 2026 上，何庭波发表主旨演讲，正式提出韬(τ)定律：以"时间(τ)缩微"替代摩尔定律式的"几何缩微"。

核心手段之一是逻辑折叠（LogicFolding）。

华为官方称，过去六年已有 381 款芯片按 τ 原理设计并量产，首款采用逻辑折叠的麒麟芯片将于 2026 年秋季面世。

9月4日更新的这篇论文，是在补一道"必答题"：把更多电路垂直堆叠，单位面积发热更大、下层热量更难散出，这是 3D 集成公认的软肋。

何庭波在论文里有一句话值得记住："时间余量是手段，能量才是锦标。

"折叠带来的是设计自由度，最终要换算成更低的能耗才算数。

那华为是怎么解决这个功耗问题的？

02 芯片的功耗账：不只算"思考"，还要算"通勤"

何庭波的核心论点，不是 3D 堆叠天然更节能，而是过去算功耗时可能漏掉了一大项：数据移动。

芯片上，晶体管完成计算要耗电；数据在晶体管、模块、不同电路之间长距离传输同样要耗电，而后者常被低估。

论文给了一个量级参考：典型智能手机工作负载下，动态功耗可能占总功耗约 90%。

注意这个数字要读准：动态功耗不等于数据搬运，它还包括逻辑门翻转、时钟网络开关等。

随着制程推进，互连电阻电容对能耗的影响越来越大。某些场景下，真正昂贵的不是晶体管"思考"，而是数据在芯片里"通勤"。

03 逻辑折叠：让数据少走远路

要了解“韬定路”如何省功耗，就需要了解一个芯片基本组成。

“连线”。

正是晶体管之间的连线将数以亿计的晶体管连在一起。

芯片上的连线并不免费。

信号要送出去，必须驱动连线本身的电容和接收端负载；

线路太长，还要加缓冲器分段驱动。

连线带来延迟，也带来功耗。

逻辑折叠的着力点，就是重新安排电路之间的位置关系。

原来两个模块铺在同一层，信号需要横向走较长的路；

通过重新划分电路、把相关部分安排到相邻层，就有机会用短距离的层间连接，替换部分长距离水平连线。

04 时钟缓冲器为什么能少 56%

时钟网络负责把工作节拍送到每个寄存器，还要满足到达时间与信号边沿要求。

时钟缓冲器可以理解成沿途的"中继站"：连线长、负载大，就需要分段驱动。

论文给出一组具体数字：一个处理模块的时钟布线长度缩短 28%，时钟缓冲器从约 4.36 万个减少到 1.9 万个，数量下降约 56%——(4.36−1.9)÷4.36≈56%。

这里的收益有两份：连线充放电的能耗减少；省掉的缓冲器自身开关与内部节点充放电也随之消失。

但它提供了一个很具体的观察角度：电路重新安排以后，一部分原来必须配置的器件，现在可以省掉了。

图中的三角形，就是时钟缓冲器，可以理解成沿途的“中继站”。

连线较长时，为了让时钟信号及时、清晰地送到末端，往往需要分段驱动。

就类比，抽水需要泵站，路线长，泵站就多。

路径缩短、连线负载减小后，部分中继站（clock buffer）就可以省掉。

而中继站自己也耗电：

时钟运行时，缓冲器里的晶体管也在不断开关。

因此，缩短路径有两份省电收益。

1：连线自身的充放电耗能减少；

2：部分缓冲器的开关耗能也随之省去。

省下来的时间 可以换成功耗收益。

这样，减少了clock buffer，自然降低了功耗。

这个是天生的收益。

05 省下来的时间怎么花：提速，还是降压？

时钟网络之外，同步电路里还有数据通路：数据需要在规定的时钟节拍内完成传播和逻辑处理。如果某条关键路径原本"卡着截止时间"完成，优化后信号更早到达，就多出一段时序余量。

这笔时间余量有两种用法。

一种：保持电压、缩短时钟周期，让每秒跑更多拍。但前提是同一时钟域的其他关键路径都跟得上；实际任务能快多少，还要看访存、并行度等因素。

另一种：保持频率、降低电压——电压降低后电路响应变慢，但只要仍赶得上原来的截止时间，就能把余量换成省电。动态功耗近似随电压的平方变化，所以降压的诱惑很大。

这也解释了一个看似矛盾的现象："跑得更快"和"运行得更冷"可能源于同一项改进，只是工程师对时间余量做了不同分配。

两者是不同的工作点，不能把最高频率和最低功耗当成同时兑现的承诺。

06 落到芯片上：麒麟2026 披露了什么，以及省电为何不等于不热

机制讲完，看芯片级结果。

麒麟2026 是首款采用逻辑折叠的芯片，计划 2026 年秋季面世。

何庭波在论文中披露的第一组结果如下：

NPU 的做法很有代表性：保持相同吞吐，主动把频率下调 63%、把电压从 0.85V 压到 0.55V。

这正是把时间余量花在"降压换能效"上的路线。

论文解释，逻辑折叠腾出的晶体管空间被用来增加并行计算核心，形成更宽的并行阵列，从而在更低电压下维持吞吐。

GPU 走了类似思路。

CPU 性能核心的收益则明显更小，论文给出的原因是：CPU 任务串行特征强，不能简单靠复制核心解决，需要更精细的设计与 EDA 支持。

但即便这些数字成立，省电也不等于不发热。

发热要分成两笔账：电路产生多少热，以及热怎样散出去。

连线优化、缓冲器精简、降压，主要争取减少第一笔；

堆叠后的热传导路径、局部热点，还需要专门设计。

总功耗、功率密度、最高结温是三个不同的量：如果功耗下降 20% 而占用面积减半，按面积算的功率密度反而变成原来的 1.6 倍。这不代表温度一定升高，但说明不能只凭总功耗下降，就宣布散热问题已经解决。

华为自己也承认这一点：

第一代折叠设计中，DSP 完成相同工作功耗下降 25%，但芯片面积缩小 40%，功耗密度反而上升 24%；

到麒麟2027 的 DSP 设计，才改善为功耗下降 47%、功耗密度低于原平面设计。

麒麟2026 选择了保守方案：优先对关键路径折叠，并做热感知布局，避免高功耗模块垂直重叠形成热点。

07 已有设计结果，说明 EDA 能力已经落地

还有一个关键问题：谁来决定哪些电路放上层、哪些放下层、哪些连接值得改成垂直连接？

答案是 EDA（电子设计自动化）。

真实芯片里挪动一部分电路，会同时改变许多连接：这里离近了、那里就离远了，这条路径快了、那条可能变慢，还要叠加层间互连负载、热点、供电与制造规则。

这需要跨层划分、布局布线、互连参数提取、时序与功耗分析，并与供电和热分析配合。

据此可以做一个合理推断：既然华为披露了逻辑折叠的设计结果和芯片数据，说明支撑这类设计的 EDA 工具与工程流程已经打通。

这已超出"未来需要工具"的阶段；官方所称"器件-电路-芯片-系统多层级协同优化体系"也与之呼应。

但推断要克制：能支撑这些设计，不等于"EDA 全部自研"，也不等于"通用工具链全面成熟"。

其中可能包含自研工具、已有工具的扩展与联合开发。

论文同样列出工程代价：混合键合连接间距、层间应力、CMP 与清洗、晶圆翘曲、对准精度、更复杂的 EDA 验证，预计未来 3 至 5 年仍需大量探索。

08 结语：看好路线，继续看产品兑现

逻辑折叠的价值：

不只是它把芯片晶体管密度变大了，而在于它把那些看不见的线路变短了。

连线短了，充放电少了；

缓冲器少了，开关次数降了；

省出来的时间窗口，又可以换成电压的降低。

每一层都在减少发热的源头。

我看好这条路线，也愿意为这种扎扎实实的工程进展点赞。

从重新安排电路，到缩短连线、减少缓冲器，再到把时间余量换成功耗收益，每一步都需要设计工具和实际验证。

让芯片在同样的功耗下多干活，在同样的性能下少耗电。

能把这些环节做通，就值得肯定。

后续产品能兑现多少收益，我们继续看实测。

聊国产芯片，少些情绪。

关注点在架构、能效和设计能力。