一文了解3D NAND存储芯片发展及工作原理与失效机制

一、半导体发展概述

国际半导体技术路线图（International Technology Roadmap for Semiconductors, ITRS）由美国半导体工业协会联合欧洲和亚洲的半导体行业组织1998年发布首个版本。

其核心目标是协调全球半导体技术发展路径，通过预测特征尺寸、功率密度、逻辑门密度等关键指标，推动行业共识的形成。

ITRS在21世纪初的15年间成为全球半导体工艺演进的核心参考框架，尤其通过摩尔定律的量化定义了技术迭代节奏。通过持续缩小晶体管尺寸、优化光刻技术以及改进材料体系，行业成功实现了芯片性能的指数级提升与成本的持续下降。

然而，随着摩尔定律的放缓，传统的以器件微缩为核心的技术路线面临挑战。在此背景下，原有的ITRS难以满足新的行业发展需求。

为适应新的发展需求，IEEE于2017年停止更新ITRS，并将其重新命名为国际器件与系统路线图（International Roadmap for Devices and Systems, IRDS），以更全面地反映系统级新技术的发展。

在IRDS的框架下，半导体技术的发展被划分为三个方向：

延续摩尔（More Moore），扩展摩尔（More than Moore）和超越摩尔（Beyond Moore）。

具体来说，延续摩尔定律是指通过对晶体管结构和材料优化、光刻技术突破等方面继续挖掘传统硅基CMOS技术的潜力，例如三星3nm工艺采用的全环绕栅极晶体管，引入铪基高k介质/金属栅极降低漏电流，ASML新一代0.55NA极紫外光刻机实现8nm分辨率等。

扩展摩尔定律通过系统级集成和功能多样化实现性能提升，不再单纯依赖晶体管微缩，从单一芯片性能优化转向多芯片协同设计，结合异构集成与先进封装技术，提升整体系统的能效与功能密度，例如三维集成、片上系统（System on Chip, SOC）和系统级封装（System in Package, SIP）等。

而超越摩尔定律指完全脱离传统CMOS技术范式，探索基于新材料、新物理原理的器件架构，突破硅基半导体的物理与性能极限，例如英特尔实验室研发的磁电自旋轨道逻辑器件利用拓扑绝缘体材料实现自旋-轨道耦合，IBM开发的三维碳纳米管晶体管实现垂直堆叠等。 目前延续摩尔定律和扩展摩尔定律的技术路线在技术研发和积累上更适用于商用量产，将会是未来一段时间集成电路产业的发展趋势。

下图为从平面微缩发展到三维集成的技术路线图。

二、存储器的发展历程

近年来随着5G、新能源汽车、云计算等技术的兴起，数字化存储需求不断增加全球数据总量已达到ZB（Zettabyte，ZB）级。

目前，全球闪存存储器市场规模已达到六百亿美元，2026年可能达到九百亿美元以上，复合年均增长率5.33%。截至今年，全球闪存存储器的需求量超过600EB（Exabyte，EB），是2015年需求量的10倍以上。

存储介质是数据存储的载体。从最初的以磁带、软盘、磁盘为代表的磁存储，以光盘为代表的光存储，到以闪存（Flash Memory）、非易失性内存（Non-volatile Memory, NVM）为代表的半导体存储器，数字存储介质历经数代发展与演进。

非易失性存储器（Non-volatile Memory，NVM）是电子设备中常用的存储介质，能够在系统掉电后能够继续保持数据不会消失。

目前，市场上主要的非易失性存储器有: NAND闪存存储器（NAND Flash Memory）、NOR闪存存储器（NOR Flash Memory）、编程只读存储器（Programmable Read-only Memory，PROM）和可擦除可编程只读寄存器（Electrically Erasable Programmable Read-only Memory，EEPROM）。

作为主流的非易失半导体存储器，NAND 闪存具有高读写性能、低能耗、高抗震性等特点。近年来基于NAND闪存的固态硬盘（Solid-state Drives, SSD）也因高性能、低功耗、高抗 震性等特点在存储系统中得到广泛应用，在存储市场中占据越来越高的份额。

其中， NAND闪存存储器以其高存储密度、读写快、成本低等优点被广泛应用于移动通信、 云计算、工业控制、电子医疗、航空航天和军事武装等领域中，在存储市场中有着不可替代的位置。后面将NAND闪存存储器统一简称为闪存。

近年来在包括三星（SAMSUNG）、铠侠（KIOXIA）、英特尔（Intel）、美光（Micron）和海力士（Hynix）等各大闪存厂商的重点关注与技术攻关下，NAND闪存存储密度不断增长，闪存存储成本得到有效控制。

作为三维集成技术的典型代表，3D NAND Flash存储器通过垂直堆叠数百层的存储单元与三维存储架构，突破了传统平面存储器的密度瓶颈，不仅实现了存储密度的指数级增长，更通过缩短信号传输路径显著优化了读写性能，成为高容量数据存储的核心解决方案。

Flash存储器技术发展的重要驱动因素是增加存储密度并降低每比特的存储成本。随着半导体工艺的发展，平面NAND Flash遵循摩尔定律持续微缩，存储单元的特征尺寸从2001年大约0.15μm演进至2016年约14nm。

然而，在特征尺寸逐渐缩小的过程中显现出了新的可靠性问题：首先，单元尺寸缩小会使存储电子数量显著减小，这不仅会使单个电子对阈值电压的影响十分明显，器件噪声容限降低，而且电子数波动和电荷俘获/去俘获效应加剧，导致阈值电压分布展宽。

其次，单元间距离的缩小引发明显的单元间干扰，注入存储单元的电子更容易通过直接或者间接的方式影响相邻单元的沟道电势，进而诱发阈值电压漂移。

最后，由于微缩过程中光刻和物理尺度的限制，平面闪存缩放变得十分困难。

上述技术瓶颈使得二维Flash存储器难以兼顾集成度提升与成本控制的需求，亟需从材料体系、器件结构和集成工艺等方面寻求突破。这一技术背景直接推动了3D NAND Flash存储器的诞生与发展。

三、3D NAND结构及工作原理

一颗 NAND 闪存芯片中从大到小的组织结构依次为芯片（Chip）→晶圆（DIE 或LUN）→分组（Plane）→块（Block）。

块是组成上述组织结构的独立单位，也是擦除操作的对象，3D NAND闪存的堆叠制造也以块为单位。

在不同的闪存芯片中，有的晶圆按照不同的片选信号还组成了CE（Chip Enable）级组织，形成芯片→CE→ 晶圆→分组→块的组织结构。

平面NAND闪存块与3D NAND闪存块的结构示意图如图(a)和(b)所示。

一个块包含若干个字线（Word Line, WL），字线即物理页。一个字线由若干个存储单元组成，字线中所有存储单元的某个位（如LSB、CSB或MSB）构成一个逻辑页（Page），通常页是闪存读取操作的最小单位。

目前主流的字线大小为16KB加一定的带外空间，当带外空间大小为2208个字节，该字线共包含18592个闪存存储单元。

一个字线中所有存储单元的控制门并联在一起，而一个块内不同字线中相同位移的闪存单元的源极和源极之间通过位线（Bit Line）相串联。

闪存的编程操作以字线（单步编程法）或字线中的某个逻辑页（两步编程法）为单位进行，对编程目标字线施加高电压，再分批对不同位线施加高电压选中要编程的存储单元进行编程。

在字线和位线的垂直高电压作用下，电子从衬底穿过隧道氧化层进入浮栅或存储层，完成数据写入。

读取数据时，所有位线施加高电压，同时在除目标字线外的所有字线的存储单元上施加高电压，使其处于导通状态。

最后通过每条位线能否导通判断被读取目标字线所有存储单元的比特值。

3D NAND闪存结构较平面闪存更为复杂，位线还与同一堆叠层的字线的漏极相连，如图(b)所示。

但实际3D NAND闪存架构远比示意图复杂，依据单元结构特点，可以将3D堆叠分为门堆叠（Gate Stack, GS）架构和通道堆叠（Channel Stack, CS）架构。

目前主流架构是门堆叠架构。在堆叠结构基础上，闪存制造厂家各自又开发了数种不同的堆 叠架构，如三星的TCAT, V-NAND，铠侠的BiCS（Bit Cost Scalable）、P-BiCS（Pipe shaped BiCS）等。

下图展示了P-BiCS结构的3D NAND闪存结构。

为了进一步了解3D NAND的结构示意图，我们可以看下图3D NAND存储阵列示意图。

整个存储区域会被分为很多存储块（Block），block是擦除操作的基本单位。

在block内，相比于平面Flash水平排布的存储串（String），三维阵列中string是垂直于硅基底的柱状结构，串联多层堆叠的存储单元。

每个string自上而下分别是上选择管，上冗余单元，数据存储单元，下冗余单元和下选择管。上选择管的漏极连接位线，下选择管的源端与共源线相连。

字线为水平的层状金属，字线数量代表存储阵列物理的存储层，它通过环绕式栅极结构控制单元的操作。其中，string中共用同一栅极的所有存储单元组成存储页（Page），page是编程、读取、验证操作的基本单位。每个存储单元位于字线与沟道的交叉点。通常采用多晶硅材料作为沟道，从内而外分别是隧穿层，存储层，阻挡层和栅极。

3D NAND Flash和平面NAND Flash存储阵列的编程操作、擦除操作和读取操作的原理相同。数据存储依赖沟道上方栅极电场调控电荷俘获的状态。

3D NAND Flash 器件根据存储介质材料的物理特性差异可以分为浮栅型 （Floating-gate，FG）和电荷俘获型（Charge-trap，CT）， 如下图所示。

FG型3D NAND Flash的存储材料是半导体，如掺杂的多晶硅，由于存储介质是连续性的陷阱结构，因此各存储单元的存储层之间需相互分隔，从而避免存储电荷发生泄漏。CT型3D NAND Flash采用氮化硅材料作为存储层。存储介质中离散的陷阱态通过局域化电荷束缚机制实现数据存储。

因此，CT型3D NAND Flash采用连续型存储层。FG型工艺在早期3D NAND Flash研发中占据主导地位，但垂直沟道的CT型技术凭借其工艺成本优势与微缩潜力，已成为全球存储器制造商的核心研发方向。

3D NAND Flash存储器为了进一步的扩大存储密度，在结构方面通过垂直方向和水平方向两个方面持续优化，如下图所示。

首先在垂直方向上，通过增加存储单元的垂直堆叠层数（从32层扩展至300+层），直接提升单位面积的存储容量。存储层数的增加使阵列厚度从64层的4.5μm增加到超过10μm，给制造工艺提出了更高的要求和挑战。

与厚度相反的是，为了提高层数密度，优化垂直空间利用率，单层存储结构厚度下降，从大约每层65nm下降到每层40nm。

除此以外，存储阵列发展提出了多堆栈（Muti-deck）技术方案，即在单个堆栈存储层数一定的情况下，通过多次的沟道孔刻蚀，完成多个堆栈在垂直方向的堆叠，从而实现整体存储层数的增加。

2020年之后，各大存储厂商在堆叠层数超过100层的存储芯片中均使用双堆栈结构。多堆栈技术方案创新性地从存储结构层级降低了3D NAND Flash对先进通孔刻蚀能力的依赖性。

其次在水平方向上，存储单元面积的缩小可以使单位面积上的存储容量进一步上升，但主要集中发展的方向是优化通孔（Pillar）几何排布策略，增加通孔数量，提高空间的利用效率。

根据相邻栅隔离结构之间通孔排列行数，业界已逐渐发展出数量递增的排列方案，如下图所示。

研究表明，当通孔排布超过14-pillar方案时，其单位面积缩减增加的容量增益不再显著。因此，当前主流厂商的3D NAND产品中普遍采用9-pillar平衡型方案。

优化通孔排布可以有效的实现存储密度的提升，从而缓解3D NAND Flash器件堆叠层数不断增加所面临的技术压力。

除了上述的物理结构优化，Flash存储器还通过电学状态创新提高存储密度，即提升单个存储单元可以存储的数据量。

如上图所示，根据单元存储单元状态数量不同主要可分为：Single-Level Cell（SLC），指一个存储单元存储1或0两个状态，也就是1 bit/cell；Multi-Level Cell（MLC），Triple Level Cell（TLC）和Quad Level Cell（QLC）分别是 2 bits/cell、3 bits/cell 和 4 bits/cell。

这种多值存储技术显著提升了3D NAND Flash器件的存储密度。

然而，存储密度提升带来可靠性折衷：与SLC技术相比，MLC技术虽然成本较低，但是器件的耐久性和数据保持时间下降。因此，常用的商用固态硬盘一般采用TLC和QLC以追求成本优势，而对可靠性要求苛刻的工业/航天应用则仍采用SLC方案。

四、3D闪存数据保持失效机制研究

存储密度的不断增加使存储介质中存在的可靠性问题变得愈加复杂，存储可靠性的研究变得越来越重要。

在3D闪存中，引起数据保持失效问题的现象有很多，例如：陷阱辅助隧穿、应力诱导漏电流、电荷去俘获、垂直电荷损失和横向电荷迁移等。

当存储单元保存数据信息时，这些可靠性问题相互作用引起存储层电荷变化导致存储信息失效。依据现有可靠性研究结果，上述现象导致的闪存阈值电压偏移往往受到多种因素影响，如编程/擦除次数、温度等。当这些参数发生变化时，闪存阈值电压偏移幅度改变错误数增加幅度随之变化。对于不同类型3D闪存，导致阈值电压分布偏移的主要因素互不相同：电荷俘获闪存在编程操作后单元存储层中的电荷会向间隔区及隧道氧化层迁移引起阈值电压偏移，而浮栅闪存则是主要由陷阱辅助隧穿和电荷去俘获现象导致浮栅中的电荷改变。此外，3D闪存在芯片制造过程中垂直沟道方向上存储单元的尺寸无法保持完全一致，不同存储单元在相同操作后的阈值电压偏移幅度具有较大差异，该问题会导致同一芯片中一些存储单元出现数据错误而另一部分单元仍具有较高可靠性，使系统难以准确定位可能出现数据保持失效的单元。

针对上述问题，需研究改善陷阱辅助隧穿、应力诱导漏电流、电荷去俘获、垂直电荷损失和横向电荷迁移等现象作用下的3D闪存数据保持失效机制，并分析编程/擦除循环次数、操作延迟和温度对内存储单元阈值电压偏移的影响，模拟数据失效过程进而设计出更加适用于3D闪存的失效预测策略。

参考文献：

(1)焦扬 3DNANDFlash存储器的单粒子翻转及电荷共享机制研究[D].

(2)刘伟华 三维NAND闪存特性刻画与建模研究[D].

(3)罗龙飞 高密度闪存存储系统垂直整合优化技术研究[D].

(4)潘玉茜 3D_NAND闪存数据保持失效预测方法研究[D].

(5)李超 高效关联存储设计与应用研究[D].

(6)李远彪 DRAM中ZrO_2基高k值低漏电MIM电容研究[D].