详解Cascode SiC JFET在LLC中的应用：优势与dv/dt 控制

共源共栅碳化硅结型场效应晶体管（Cascode SiC JFET，简称 CJFET）兼具高耐压、低导通损耗、开关速度快及栅极电荷低（0−12 V 栅极驱动）等优势，在 LLC 谐振变换器中极具应用潜力。然而，其关断时较高的电压变化率（dv/dt）易激发持续振铃，导致电压过冲、电磁干扰（EMI），极端情况下甚至引发振荡。尤其在高于谐振频率的工况下，初级侧开关电流往往较大（例如 750 V 器件可达 30 A 以上），该问题更为突出。

本文为 CJFET 用于高频零电压开关（ZVS）应用提供了系统级设计指导。并展示了在初级侧器件两端并联电容缓冲电路（C-snubber）是控制 dv/dt 并降低开关损耗的简便有效方法，同时量化分析了如何对励磁电流或死区时间进行权衡。实测数据表明，在采用 CJFET 的大电流 LLC 设计中，并联 C-snubber 能够有效提升系统效率。

第一期技术剖析将带您了解Cascode SiC JFET的技术优势、利用外部 Cds 控制 CJFET 关断时的 dv/dt等主题。

Cascode SiC JFET 在 LLC 初级侧的优势

得益于以下特性，CJFET 非常适合应用于 LLC 初级侧：

高额定电压：适用于数据中心等场景下的 400 V 或 800 V 高压直流母线输入。

低 Rds(on)：在相同额定电压下，相比传统的碳化硅（SiC）和硅（Si）基 MOSFET，其导通损耗更低。

开关速度快：其输出电容（Coss）中存储的电荷量小，在极短死区时间内仅需移除少量电荷即可维持零电压开关（ZVS）。

图 1. CJFET 具有业界领先的 FOM (Rds(On) x 芯片面积) ，在相同封装中实现更低导通电阻

图 1 展示了在相近电压等级下，采用 TOLL 封装但基于不同技术的器件在导通电阻（Rds(on)）方面的对比。与其他采用不同技术的器件相比，CJFET 的导通电阻（Rds(on)）显著更低，同时 Vds 额定值还额外高出 100 V。

图 2. 采用TO-247 封装、650 V 至 750 V 额定电压、Rds(on) 相近的不同器件的 Coss 对比

图 2 展示了在具有相似导通电阻Rds(on)且同为 TO-247 封装的条件下，额定电压为 650 V 或 750 V 的功率器件的典型输出电容Coss。一般而言，SiC（碳化硅）器件的 Coss 远低于 Si（硅）器件。

利用外部 Cds 控制 CJFET 关断时的 dv/dt

对于 CJFET，增大栅极电阻（Rg）虽然能像常规 MOSFET 一样减小栅极电流，但由于 CJFET 的栅漏电容（Cgd）极低，该方法在控制漏源电压Vds压摆率（dv/dt）方面效果甚微。相比之下，在器件两端并联（漏源之间）缓冲电路对控制关断 dv/dt 更为有效。RC 缓冲电路可提供宽带阻尼以抑制振铃，但代价是会产生额外的电阻损耗；而纯电容（C）缓冲电路则能在 LLC 等零电压开关（ZVS）应用中，在不产生功率损耗的前提下实现 dv/dt 控制。

假设在快速关断瞬态期间，流过器件导通沟道的电流可忽略不计，则在半桥（HB）拓扑中，dv/dt 与正在换流的瞬时电流（Isw）成正比：

（公式1）

其中，Isw 为开关电流，在本应用笔记中假设为 LLC 变换器的励磁电流峰值（Im_pk）。Coss(HV) 是指在 Vds 区间内 Coss 相对平坦、且测得最高 dv/dt 的区段对应的平均输出电容，以 NTBT023N075CJ4（TOLT 封装）为例，如图 3 所示。公式中仅采用该部分电容，因为在瞬态过程中，正是该最低平均输出电容值决定了实测的最高 dv/dt。由图 3 可知，Coss(HV) 约为 160 pF。