智能体对 CPU要求高！RISC-V破局有道！

2026年初，以“小龙虾”为代表的AI智能体横空出世，标志着人工智能从单纯的对话生成，迈入“能执行、可交付”的生产力阶段。7月18日，在世界人工智能大会（WAIC）的《RISC-V和物理智能》主题论坛上，灵睿智芯联合创始人、副总裁李华庆系统阐述了Agentic AI趋势下CPU角色的深刻变革，并分享了灵睿智芯在高性能RISC-V内核领域的最新技术突破与商业进展。

李华庆指出，在Agentic AI时代，CPU是智能体应用落地的关键支撑。不同于生成式AI时代以大模型（Model）推理为核心，智能体的真正价值在于“HARNESS”工程层——即多智能体协同、调度、沙盒环境的频繁创建与销毁、权限管理、状态监控等，全部由CPU承担。

具体而言，在智能体运行过程中，CPU承担着至关重要的系统级支撑职责。在记忆管理层面，短期记忆依赖于KV Cache超长上下文的实时调度与管理，而长期记忆则需频繁检索外部知识库、向量数据库及知识图谱，这些数据检索与组织工作均由CPU高效完成。同时，工具调用执行——如网页爬取、脚本运行等任务，正是CPU的传统强项，能够保障智能体对外部环境的敏捷交互。

而在多智能体协同方面，安全管理、状态监控、任务调度等复杂协调工作也全部运行于CPU之上，确保多个智能体之间的有序协作与稳定运行。可以说，CPU已从辅助角色演变为智能体体系运转的“中枢神经”。

此外，大模型推理侧CPU的参与度也在持续加深。以“唐朝起止年份及皇帝数量”这类静态知识查询为例，传统生成式AI需通过AI芯片进行完整推理，时延和功耗较高；而智能体运行中，CPU可提前缓存并快速响应，显著优化效率。种种迹象表明，CPU侧正成为新一代智能体性能瓶颈与焦点。

面对具身智能等多样化应用场景，如何持续提升计算效率与能效，同时应对摩尔定律放缓、工艺红利变薄的现实？

李华庆认为，RISC-V给出了明确答案——可扩展、可定制。RISC-V允许芯片设计者结合具体领域业务特性进行联合定制，实现软硬协同设计，从而避免“一颗通用芯片难以支撑所有高效业务”的困境。对中国产业而言，RISC-V兼具安全可控与全球兼容性，“既是中国的，也是世界的”。在Agentic AI场景下，RISC-V原生支持“场景定义芯片”，并可通过扩展指令集在流水线级别实现融合架构创新，驱动应用驱动的系统性协同创新。

李华庆表示，目前RISC-V生态的发展趋势是：社区与参与公司产品日益丰富，市场落地规模巨大。但需注意，2025年之前，绝大多数RISC-V产品偏重于端侧（IoT、AIoT、嵌入式小核），即便英伟达等巨头年出货量超10亿颗内核，其功能仍类似于“航母上的螺丝钉”——虽处高价值场景，自身价值有限。行业已清晰认识到这一短板。2024年，RVA23规范正式获批，加入虚拟化、向量支持等高性能CPU所需关键特性。

自2025年起，高性能RISC-V核心开始涌现，包括国内玄铁C930等。2026年，灵睿智芯发布首款高性能RISC-V CPU内核，达摩院亦发布玄铁C950，数据中心级别的高性能RISC-V芯片产品正纷纷问世。结合灵睿智芯的产品线，李华庆归纳了高性能CPU架构需具备的三大特点：

1. 超深超宽流水线

智能体负载属于“混合计算”，既包含矩阵累加等线性运算，也包含大量Tokenization等非规整任务。CPU流水线深度与宽度直接影响吞吐量。灵睿智芯的P100流水线深度超过“20级”，属业内最深之一；每周期可取8条指令、译码8条、发射10条，均为目前业界最宽设计之一，确保流水线供給充足。

2. 高并发——同时多线程（SMT）

单核单线程如同单车道马路，在I/O密集型或控制密集型场景下，计算资源常因等待数据而利用率低下。同时多线程（类似x86超线程）让一个物理核支持多个逻辑核，类比厨房中为一位大厨配备多名备菜员，使其持续产出。灵睿智芯支持单核四线程，是目前全球少数实现该能力的公司之一。在典型I/O密集型场景（如数据库访问）中，性能可提升50%~80%。英伟达、达摩院等头部机构亦纷纷布局多线程技术，印证了该方向的前瞻性。

3. 企业级可靠性

智能体长时间运行且决策链长，硬件故障会被指数级放大。可靠性分为三级：错误检测、错误隔离、错误修复。灵睿智芯拥有业界领先的内核级硬件错误修复与自愈机制，为关键任务提供坚实保障。灵睿智芯成立于2025年1月，是一家全栈自研RISC-V CPU内核、芯粒及芯片的企业。核心团队源于IBM。李华庆表示，灵睿智芯的产品可覆盖Arm N2/N3所有应用场景，并借助RISC-V可扩展性，在架构层面实现创新，与存内计算、光计算等新兴技术深度结合，为智能体时代提供更高能效、更强性能的计算底座。