AI 设计芯片 95% 通过？换个基准，只剩 10%

第一篇我说了，范式转移的方向是真实的——设计抽象在往意图级上移。但我也留了个钩子：具体到每家公司的每个宣称，都要按"公司自述"四个字来读。这一篇就来干这件事，把"AI 设计芯片"这个叙事拆开，拧拧水分。

先给我的立场：方向对，但夸大。AI 确实在芯片链条的某些环节量产了，这没什么好怀疑的；但"AI 设计芯片"这个说法本身，水分很大。而且有意思的是，水分最大的地方，恰恰是宣传最响的地方。

拆第一个叙事：OpenAI 九个月流片。

2026 年 6 月，OpenAI 和 Broadcom 发布了自研推理芯片 Jalapeño。官方口径：9 个月从初始设计到制造流片，号称业界最快的 ASIC 开发周期。消息一出，"AI 设计芯片"的标题铺满全网。

但拆开看，事情没那么简单。OpenAI 和 Broadcom 在 2025 年 10 月就公开宣布了战略合作，Altman 当时自己透露，双方已经一起工作了 18 个月。所以到 2026 年 6 月发布时，项目总跨度远不止 9 个月——外界普遍认为，这 9 个月指的是设计冻结之后到流片的工程周期，不是从一张白纸开始画芯片的时间。

更有意思的是 OpenAI 自己的口径变化。总裁 Greg Brockman 在采访里说得挺实在：AI 收到的是工程师已经优化过的组件，模型只是用大量算力去搜更好的参数组合，结果就是面积省了一些、进度快了几周。他还补了一句——"我不认为我们的任何优化是人类设计师想不到的"，只是排在工程师待办清单的第二十条，要人工做至少还得再花一个月。

看官方的正式公告，措辞其实留了余地：OpenAI 说的是"我们相信这是史上最快的 ASIC 开发周期"，Broadcom 和部分媒体的口径则是"可能是有史以来最快"。"我们相信""可能"——即便是"九个月""最快"这么响亮的宣称，官方也没把话说死，都给自己留了台阶。这个细节比任何外部分析都有说服力。

所以 OpenAI 这件事的真相是：AI 做的是物理设计阶段的优化搜索，省了几周；9 个月的速度主要来自 Broadcom 二十年的 ASIC 工程经验。方向是真的，但"AI 九个月设计出芯片"这个叙事，是打折的。

拆第二个叙事：VerilogEval 95%。

这个数字流传最广，也最误导。95% 的通过率确实存在，但那是多智能体系统在 VerilogEval 这个公开基准上的成绩——MAGE 95.7%、VerilogCoder 94.2%。问题在于，VerilogEval 的题目都是小于 100 行的单个小模块，属于"玩具基准"。

换到更接近生产的基准，数字立刻掉下来。NVIDIA 的 Mark Ren 在 2025 年的一次演讲里给过一组对比：VerilogEval 上 AI 通过率 70% 以上，但换到 CVDP——一个更接近真实项目场景的基准——通过率掉到 10% 到 40%；最难的 RealBench 类别，至今没有一个 AI 系统解出任何一题。

还有一组数据更扎心。NVIDIA 自己做的领域模型 ChipNeMo，在 RTL 生成任务上只拿了 43.4%，还不如通用模型 GPT-4 的 60%。领域模型未必比通用模型强，这在很多行业都是反直觉的，但在 EDA 这个数据稀缺、标注昂贵的领域，它就是现实。ChipNeMo 在真实工程里的价值是回答工程师问题、生成自动化脚本、总结 bug，而不是替工程师写逻辑。

所以"AI 能写芯片代码了"这个结论，是从 95% 的玩具基准推到真实芯片上的。真实芯片是几十亿晶体管、多团队协作、两年周期的系统工程——这两个东西之间，隔着一整个太平洋。

拆第三个叙事：AlphaChip 量产。

Google 的 AlphaChip 用强化学习做宏单元布局，官方说 TPU 多代都用了它，这是有真实流片记录支撑的。但 2025 年，UCSD 的 Kahng 团队做了一件让行业安静下来的事：他们用 Google 自己公开的预训练模型，给足算力训练到收敛，在公开基准上跑，结果经典模拟退火依然能打平甚至更好，而且更快、更省资源。

更根本的问题出在评价指标上。另一个独立工作 ChiPBench 指出，AlphaChip 这类强化学习优化的是代理指标——近似线长、近似拥塞——而这些代理指标和芯片最终的真实性能之间存在脱节。代理分数提高了，不代表芯片真的变好了。

所以"已量产"和"科学上更优"是两回事。Google 有真实的流片记录，这没人否认；但在每一次公开的、受控的对比里，强化学习都没有赢过经典方法。生产部署是真的，科学上的优势还没被证明——这两句话可以同时成立。

拆完三个最响的叙事，再来一盆冷水：量化现实。

2026 年，明尼苏达大学做了一个叫 PostEDA-Bench 的基准，专门评估 LLM agent 在"最后一英里"的能力——修 DRC 违规、收敛 PPA 目标。结果不太好。

合成任务上 agent 表现还行：DRC 修复 85.5%。但一换到真实跑完流程后的残存违规，成功率直接腰斩到 36.66%。PPA 更惨：单目标优化 64.56%，多目标权衡直接掉到 20%。而且多个模型在多目标上产生了负收益——为了优化一个指标，把其他约束搞得更差了。论文的分析一针见血：瓶颈不是 agent 不懂参数，而是它不会做权衡。捡了芝麻，丢了西瓜。

这恰恰是人类资深物理设计工程师最值钱的地方。新手知道某个参数影响时序；资深工程师知道调了之后时序改善、面积增加、功耗上升，对 setup 和 hold 的影响方向还相反——值不值得调，要看整个设计的约束优先级。这种对设计整体的理解，LLM agent 还差得远。

顺便说一句，这个基准还发现了一个有用的信号：给 agent 加上视觉通道，让它能看到版图图像，对 DRC 修复稳定有效。纯文本模型只能通过坐标和规则描述去"盲摸"几何问题，给它一双眼睛，成绩就上来了。多模态很可能是 EDA agent 的必经之路——这是后话，系列最后一篇会展开。

拆完了，别急着下"AI 全是吹的"结论。方向对的部分，证据同样扎实。

真正量产的，是强化学习和贝叶斯优化驱动的设计空间搜索。Synopsys 的 DSO.ai 累计 700 多次商业流片，Cadence 的 Cerebrus 支撑 1000+ 次，客户实名报告 PPA 提升和周期缩短。这些是 RL，不是生成式 AI——它是搜索一个设计空间找最优解，不是像 ChatGPT 那样无中生有。厂商爱给它贴"生成式 AI"的标签，但内核是 2020 年就开始落地的技术。

再往前端看，制造端反而是 AI 最成熟的战场，只是最不上新闻。NVIDIA 的 cuLitho 把计算光刻从 CPU 挪到 GPU，500 台服务器顶替了 4 万台，提速最高 40 倍，已经进了台积电的量产流程。Applied Materials 的缺陷检测系统在全球装了 1500 多台，覆盖所有先进工艺客户。但这些"最成熟"的 AI，用的都是 GPU 并行、CNN 图像分类这类十年前就成熟的技术——它们能大规模落地，靠的是便宜的算力和行业慢慢接受，不是算法突破。

怎么判断一个"AI 能做 X"的说法是真是假？EE Times 上 Simon Davidmann 给了一个干净的问题：它改变了你能验证什么，还是只是加快了你已经能验证的东西？如果只是后者，那就没通过测试。用这个标尺扫一遍，三巨头的大部分产品只过得了"加速"这一关，真正改变能力边界的，是 Auto-Chk 那种把自然语言签核意图编译成确定性检查器的神经符号方案，是 Samsung 用强化学习扫人工根本扫不完的 QoS 设计空间——这些才是"改变能验证什么"的东西。

为什么 AI 在芯片链条上的分布如此不均衡？一个分析框架很有用，看五个维度：反馈速度、目标形状、验证成本、错误代价、技术代际。

制造端反馈快——晶圆出来立刻能测，每个样本都是带标签的数据；设计端反馈慢——流片回来要几个月，中间每一步都缺真实反馈。制造端目标清晰——良率、缺陷密度是连续可测的物理量；设计端目标模糊——架构怎么定是隐式 trade-off，写不成函数。制造端验证便宜——错一次重查一片晶圆，几万美金；设计端验证贵——错一次流片，几百万美金加几个月周期。制造端用的技术老——CNN 和经典优化磨了十几年；设计端用的技术新——LLM 恰恰在最难的地方不 work。

所以出现了一个残酷的重叠：AI 能做的，十年前就能做；AI 新做的，还做不好。"AI 在芯片设计上取得突破"的很多报道，是把前者的成熟包装成后者的突破。

收个尾。我的立场是：方向对，但夸大。该信的是——RL 调参已经量产、验证 agent 在真实缩短周期、神经符号方案在改变能力边界、范式转移的方向真实存在。该怀疑的是——九个月流片、L5 自主、95% 通过率，这些数字每一个都要先问一句：谁说的？在哪测的？和什么比的？

给工程师一个实用的小框架：看到任何"AI 能 X"的标题，先问三件事。第一，反馈快不快——答案几分钟知道还是几个月知道？第二，目标清不清楚——是一个能写下来的数，还是一团互相牵制的 trade-off？第三，检查便不便宜——输出能自动验证，还是每次都要专家人工看？三个都满足的，AI 大概率真在赚钱，只是不上头条；三个都不满足的，大概率还在刷榜。

你手里现在用的 AI 工具，哪个是真有用，哪个是凑数？评论区聊聊。下一篇聊大用户——Samsung、IBM、TI 这些巨头不声不响在自己围墙里建 AI 堆栈的事，那个信号可能比所有厂商发布都重要。