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一颗小小芯片的诞生，主要可以分为芯片设计和芯片制造两个环节。以建造房子为例，芯片设计就等同于描绘建筑图纸，而芯片制造就是进行房子的实际建造。
芯片设计环节主要是明确芯片的用途、规格和性能表现，可分为规格定义、系统级设计、前端设计和后端设计四大过程。这四个过程循序渐进，一环紧扣一环，最后完成芯片的“建筑图纸”，为之后的芯片制造提供蓝图。
“建筑图纸”设计
在芯片设计的四大过程中，又以前端设计和后端设计最为主要。在前端设计时，设计人员根据之前两个环节拟定的方案，进行具体的电路设计，使用专门的硬件描述语言，如Verilog或VHDL，对具体的电路实现进行RTL级别的代码描述；代码生成后，还需要通过仿真验证来反复检验代码设计的正确性。之后，再使用逻辑综合工具，把这些RTL级代码转成门级网表。最后，再进行静态时序分析。整个设计流程是一个迭代的过程，任何一步不能满足要求都需要重头再来。
完成前端设计后，紧接着就是后端设计。后端设计基于之前前端设计生成的门级网表，在给定大小的硅片面积内，对电路进行布图规划（FloorPlanning）和布局布线（Placement and Routing，P&R），再对布线的物理版图进行功能、时序以及物理规则上的各种验证。后端设计和前端设计一样也是一个迭代的过程，只要有一步错，那么就有可能一朝回到解放前。在完成各种验证后，最终生成用于芯片制造的GDS（Geometry Data Standard）版图。
承上启下的布图规划
在后端设计中，布图规划是最重要的步骤之一，它是芯片设计能否成功的先决条件。传统上，芯片布图规划一般都是手动将集成电路的每一个主要功能区块——即宏（Marco），放置到最佳的位置。然后再由工具完成标准单元（Standard Cells）的摆放，以实现设计方案所需的功耗、性能和面积目标（Power，Performance，Area），即PPA目标。这和房子的装修类似，在给定的建筑面积中，尽可能多地容纳家具等物件，同时还让房子显得温馨宜居。芯片的布图规划也是一样，在尽可能小的空间内容纳足够多的组件，同时又需兼顾芯片的功耗和性能指标。
理论上，无论有再多的功能模块、晶体管或者宏要在布图规划和布局布线时放置，只要设计团队将完整的门级网表提交至P&R流程，就能获得最终结果。对于中小型尺寸的芯片设计来说，目前手动的布图规划方式还能很好地发挥作用。但对于大型的芯片设计，如果没有很好的布图规划，在实施P&R时就很难保证芯片的运行和设计需求，在之后的静态时序分析时也经常会出现不符合设计时钟周期的时序路径，很可能最后的layout也不能满足芯片的PPA要求，从而影响芯片性能。
除了发生上述问题之外，还有可能产生最终设计的芯片面积过大而超出产品的目标成本，或者功耗不符合芯片预期用途等问题。对于大型芯片设计，调整约束并重新运行整个P&R过程非常繁琐且耗时，并且可能需要进行多次迭代，每次迭代都需要花费数周的时间和数TB的磁盘空间。即使，这些问题都解决了，最终的结果可能仍然无法实现芯片的PPA目标。
可以说，布图规划决定了项目的整体进度。高质量的布图规划有助于准确实施后续的P&R，更快地实现PPA目标。
目前，大多数布图规划通过分组或分级布图的方式，来让问题变得简单化。例如，一块拥有超过一千万个组件的芯片，它可以被分成几个独立的功能模块，这些模块可以同时独立地完成布图规划和布局布线，这样就减少了总体的运行时间。
而宏的放置则是布图规划中的关键一步，因为它们比标准单元大得多，而且它们的宽总线接口有很多连接线，可能会造成严重的走线拥塞。宏的放置就如搭积木一样，每个积木都有特定的位置，一旦所有的宏都被准确放置，剩余的空间就用于放置标准单元。
传统布图规划为何跟不上芯片发展脚步？
如前所述，目前布图规划操作一般多为手动完成，所以它也是最为耗时的一个阶段，业内人士也一直想要寻找更快、更有效率的布图规划方法以尽量缩短芯片设计的时间。自20世纪60年代以来，业内人士也提出了许多自动化芯片布局规划的方法，但到目前为止还没有找到一种能完全替代人类专家的方法。
此外，随着人工智能（AI）、高性能运算（HPC）以及超大规模数据中心等新兴领域的崛起，芯片的复杂度呈现指数级增长，规模也越来越大，采用的架构也越来越独特，如2.5D IC和3D IC。以苹果最新发布的M3系列芯片为例，它包括了M3、M3 Pro以及M3 Max三款采用不同堆叠技术的芯片产品。其中，M3和M3 Pro分别拥有250亿和370亿个晶体管，而M3 Max更是拥有惊人的920亿个晶体管。可见，目前的先进芯片产品的复杂度已经不能和之前的芯片同日而语了。
此外，这些大型芯片中包含的宏的数量也在迅速增加，当宏的数量增长到数千个时，手动操作的速度将会受到很大限制。所以，传统的布图规划方式已经无法满足目前芯片，尤其是大型芯片的设计需求了。通过自动化来提升布图规划的效率已经刻不容缓。自动化有助于减少布图规划的迭代，缩短设计时间，并加快tapeout速度。
机器学习让布图规划更高效
机器学习（Machine Learning，ML）自动化布图规划或许会是一个很好的自动化方式。如图2所示，基于机器学习的布图规划执行即时布局探索的速度比任何手动过程都要快得多。而且，机器学习不仅仅是执行这些布图规划的相关操作，它也能从中学习，然后舍弃较差的布局结果，最后的算法会收敛至最有效的布局上。
图2：利用ML提升布图规划效率
在实践中不断地学习是机器学习模型的最大优势，它可以通过不断地训练，积累足够多的数据，随着时间的推移，它接受的训练越来越多，积累的能力也会越来越强，技术也会越来越智能。此外，它也可以对拥塞、线路长度、功耗以及总负时序裕量（TNS）等参数进行预测，产生优于手动方式生成的平面布局图，这可以大大减少布图规划的工作量，缩短芯片设计周期，加快最终产品的上市时间。
新思MLMP技术解决传统布图规划关键挑战
新思科技的机器学习宏布局（Machine Learning Marco Placement，MLMP）就是一个很好的基于机器学习技术的自动化布图规划工具，它解决了传统手动布图规划所面临的关键挑战。
新思科技的宏布局技术支持多种布局模式，包括边缘布局、自由式布局和混合式布局。其中边缘布局是在芯片的边缘堆叠宏，留下芯片中间的一大块空白区域放置标准单元，以减少拥塞；自由式布局则是将宏放置在靠近相关逻辑单元的中间位置，以减少绕线长度，从而提供更优的时序和功耗；混合式布局顾名思义就是将上述两种方式进行智能选择。
新思科技将其MLMP技术应用于一些不同的芯片设计中，并与传统手动布局方式进行了对比，发现很多设计的参数都获得了提升，包括TNS、泄露功耗、最高工作频率（Fmax）等（如图3所示）。MLMP技术目前已经基础在Synopsys IC Compiler™ II和Synopsys Fusion Complier™ P&R解决方案中，为布图规划过程带来自动化和智能化。
图3：使用MLMP与手动布图规划结果对比
值得一提的是，新思科技的DSO.ai也可以作为MLMP的补充，可以提供除了宏布局之外的更多设计选项，来进一步提高QoR（Quality of Results）。
写在最后
布图规划作为芯片设计过程中的关键一步，起着承前启后的作用。它的本质是为芯片中所包含的各个组件找到最佳的位置，并充分考虑它们之间的往来延迟。未来，随着芯片复杂度、架构以及规模的进一步提升，传统手动布图规划方式所面临的挑战和问题肯定会越来越多，自动化的布图规划将是大势所趋，人工智能技术在布图规划中的应用也必将越来越多，因为它能帮助大大提高布图规划的效率，缩短设计芯片所需的时间，并获得理想的PPA目标。
目前，谷歌和英伟达都先后发表过将人工智能应用于芯片布图规划中的技术，并获得了不错的结果。未来，随着对相关人工智能机器学习大模型的不断训练和学习，人工智能在布图规划领域完全取代人类也只是一个时间问题。
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