• 正文
  • 相关推荐
申请入驻 产业图谱

从“封装缩放定律”到“韬定律”,先进封装主导地位凸显

05/29 11:16
598
加入交流群
扫码加入
获取工程师必备礼包
参与热点资讯讨论

智能体与生成式AI大模型的爆发,带来算力需求的指数级增长。然而,以微缩晶体管尺寸为核心的摩尔定律,正在面临物理极限与经济效益的双重挑战,难以满足AI算力芯片性能的需求。今日启幕的“未来半导体生态大会·半导体封装测试暨玻璃基板生态展”上,让《中国电子报》记者深刻体会到:先进封装已经成为提升芯片系统性能的主导力量,无论是“广义摩尔定律”“封装缩放定律”还是华为近期提出的“韬(τ)定律”,都在凸显先进封装的技术价值与协同效应。

奥芯半导体科技CEO莫建勇将传统摩尔定律称为“狭义摩尔定律”。从2000年至今的约25年时间里,虽然晶体管数量大幅增长,但单个晶体管的开关速率(也就是处理器和加速器的主频)几乎没有提升,面临“功耗墙”的制约和挑战。“芯片系统性能的提升,需要将先进封装与先进制程叠加的‘广义摩尔定律’。”莫建勇说。

2000年至今,处理器及加速器主频(绿色图标)没有明显提升

“单纯依靠狭义摩尔定律,已经很难(满足当前的算力需求)。所以我们把不同制程能力的晶体管集成在一起,也就是所谓的Chiplet(芯粒)或者Heterogeneous Integration(异构集成/异质集成)。我们将这种先进封装叠加先进制程的演进能力称为‘广义摩尔定律’。目前来看,‘广义摩尔定律’的主要任务在先进封装侧,也就是以先进封装延续摩尔定律。”莫建勇说道。

在“广义摩尔定律”的基础上,莫建勇还展示了由尺寸、密度、IO互联主导的“Package Scaling(封装缩放定律)”。

“封装缩放”定律

结合图表演示来看,封装面积、裸片间互连密度、功耗、SerDes传输速率、PCIe速率、DDR速率、LPDDR速率、晶体管密度(摩尔定律)、封装级I/O带宽都是推动系统性能增长的要素。其中,唯一比晶体管密度,也就是摩尔定律还要“陡峭”的是封装级I/O带宽。

封装缩放定律也反映了系统性能提升路径的五个趋势。一是I/O带宽的增长更为迅猛;二是从晶体管尺寸微缩转向封装与互连技术创新;三是从单一SoC转向Chiplet异构集成;四是从单纯依赖工艺缩微,转向架构、内存与网络的系统级协同优化;五是先进封装正在重新定义芯粒,包括CoWoS/CoPoS、EMIB、玻璃基板、CPO/NPO等技术。

华为公司董事、半导体业务部总裁何庭波在IEEE国际电路与系统研讨会发布的“韬(τ)定律”,也引发了现场嘉宾的思考,尤其是该定律与先进封装的契合点、为先进封装带来的机遇等。

SEMI中国总裁冯莉在致辞中提到,AI算力的爆发式增长对芯片性能提出了前所未有的挑战。近期,面对摩尔定律发展中遇到的物理和成本瓶颈,华为提出了“韬定律”,跳出了单纯依靠制程节点微缩的传统思路,以时间域优化为核心,依托逻辑折叠技术,结合微通孔、混合键合等技术,在现有的制程节点下提升了晶体管密度,降低了信号延迟。

“该理念与我们通常说的3D封装、玻璃基板以及近封装光互联等技术路线相契合,也让以‘时间缩放’为核心的技术演进成为依靠制程节点微缩之外的产业发展新引擎。”冯莉说道。

硅芯科技创始人、CEO赵毅在接受《中国电子报》等媒体采访时表示,“韬定律”在细节上呈现了封装与设计耦合度越来越高的趋势,其迫切性和必要性会随着时间的沉淀而呈现出来。具体来看,先进封装不仅与芯片设计深度耦合,还将逐步主导芯片设计环节。传统的扇出封装是对单芯片进行简单封装,再将I/O引出来。而先进封装要将数个甚至数十个不同类型的芯片连接起来,如果没有一个好的互联设计,就会影响整个芯粒的性能。这就倒逼设计厂商从Die to Die(D2D,裸片间)、Multi-die、Chiplet to Chiplet的角度去全盘规划芯片设计。

“从每颗芯片的顶层架构规划开始,就要考虑模块、裸片间接口、I/O的输入输出口怎么布局,以及Die内怎么放、Die间怎么连等等。只有在每个环节尽可能去优化设计,才能达到‘韬定律’提到的‘最优路径’。这个最优路径不是互联的路径,也不是Die内的路径,而是全盘的路径。”赵毅说道。

“韬定律”倡导的高度协同,也为先进封装EDA带来机遇,并对其功能定位提出了新的要求。赵毅认为,EDA可以成为协同芯片系统各个环节的底层桥梁。这也意味着,EDA企业不能局限于标准化工具的提供商,而要成为解决方案服务商。未来EDA企业可能要派团队驻场到芯片系统的各个环节,这在以往是不可想象的。

因此,硅芯科技发布了新一代2.5D/3D AI智能EDA Agent。该工具的底层逻辑是快速自动寻优、各环节深度协同,也就是面向需求,以最快的速度构建最适合的架构并实现出来。“我们的终极目标是需求一出来,AI Agent就能在一整套工具链的配合下,自动解决整个堆叠芯片的系统框架如何搭建,在布局布线、仿真等环节如何找到最优路径,怎么做逻辑堆叠,仿真与设计、仿真与验证如何协同等问题,并在客户的系统中实现自我迭代。”赵毅表示。

 

作者丨张心怡编辑丨吴丽琳美编丨马利亚监制丨赵晨

相关推荐