3nm/1.4nm 制程加速落地，先进制程与先进封装共振，划片刀如何适配超薄晶圆与窄切割道？

2026 年第一季度，台积电单季营收约 359 亿美元，同比增长 40.6%，环比增长 6.4%（美元口径），AI 算力芯片需求被管理层形容为"极其强劲"，且这一供需缺口预计将延续到至少 2027 年。在算力侧高速扩张的同时，制程侧的代际切换也在加速——3nm 已成为先进制程的营收主力，2nm 于 2025 年第四季度进入量产，1.4nm（A14）将于2027年底启动风险性试产，2028年下半年完成大规模量产；与之并行的，是 CoWoS、HBM 等先进封装产能的连续翻番。当晶圆被切得越来越薄、切割道被压得越来越窄，划片刀——这道封装前序工序中"看不见"的耗材——正在迎来新的工艺边界。

PART 01先进制程加速：3nm 进入营收主力，1.4nm 进入风险试产

从台积电公开披露的数据看，3nm 工艺已从 2023 年的爬坡阶段进入产能主力区间。2024 年 3nm 工艺贡献营收约 162 亿美元，占全年营收的 18%； 到 2025 年第四季度，3nm 制程营收占比已提升至 28%，5nm 占 35%，7nm 占 14%，7nm 及以下制程合计占比达 77%。这一组数据反映出，先进制程的渗透节奏正在前移，3nm 不再是"领先客户的小批量尝试"，而是进入规模化供应阶段。

2nm（N2）的量产节点亦已落地。台积电官网的技术专题页面明确披露："2 纳米（N2）工艺已于 2025 年第四季度如期量产。"N2 工艺是台积电首次采用纳米片（Nanosheet）GAA 晶体管的量产节点，相较前代 N3E 工艺在性能与功耗方面均实现明显提升，是公司从 FinFET 走向 GAA 架构的关键过渡节点。苹果、英伟达、AMD、高通等头部客户均已预订 N2 产能，主要对应 2026 年的高端移动与算力产品。

更具代际意义的，是 1.4nm 工艺的推进节奏。台积电在 2025 年北美技术论坛上正式公布 A14 工艺，计划于 2028 年规模量产，初期版本不采用背面供电（BSPdn），后续将引入 Super Power Rail（SPR）背面供电技术。根据产业链设备端信息，A14 制程将于2027年底风险试产、2028年规模量产。量产初期仍以 0.33 NA EUV 光刻机配合多重图形化工艺为主，以平衡成本与产能。

三星与英特尔的 1.4nm 路线图同样在推进，但节奏差异明显。三星原计划于 2027 年量产 SF1.4（1.4nm 级）工艺，并在 2025 年代工论坛上重申该节点可于 2027 年达到性能与良率的量产里程碑； 但 2025 年下半年以来，业内陆续有报道指出，三星在 2nm 工艺良率承压的背景下，正将资源向 2nm/4nm 的稳定化倾斜，SF1.4 的实际量产时点可能推迟至 2028—2029 年，能否按原路线图推进仍存变数。英特尔方面，14A（1.4nm 级）节点原计划于 2026 年进入风险试产，但 2025 年底 CEO Lip-Bu Tan （陈立武）在 Cisco AI Summit 上披露，14A 风险试产推迟至 2028 年、量产时点相应延后至 2029 年，10A（1nm 级）节点亦在路线图中。

三条路线图叠加，可以观察到两个共同趋势：其一，晶体管架构从 FinFET 向 GAA 全面切换，2nm 是分水岭，1.4nm 是稳定推广节点；其二，背面供电成为 1.4nm 时代的差异化技术选项，英特尔 14A 与台积电 A14 后续版本（A14P）均计划引入。对于后段封装而言，这两条技术线意味着晶圆背面将承担更多功能层与供电结构，背面减薄、背面金属化的工艺窗口进一步收窄，划片工序所面对的晶圆结构更趋复杂。

PART 02先进封装共振：超薄晶圆与窄切割道的双重压力

先进制程的演进并非孤立事件。根据德勤发布的《2026 全球半导体行业展望》，2026 年全球半导体行业总收入预计将达到约 9750 亿美元，其中存储器收入约为 2000 亿美元，占半导体行业总收入的 25%，AI 对 HBM3、HBM4 和 DDR7 等内存的需求增长是核心驱动。与之配套的先进封装产能亦在大幅扩张。SEMI VISION 数据显示，2024 年全球 CoWoS 产能约为每月 3.5 万至 4 万片晶圆，2025 年提升至 6.5 万至 7.5万片，2026 年有望进一步扩张至 9 万至 11 万片。

HBM 是先进封装扩产的核心拉动力之一。SK 海力士于 2025 年 3 月率先向客户送样 12 层 三星紧随其后交付 12 层 HBM4E 样品，单堆栈容量 48GB，引脚速率 14—16Gbps，整体性能相较 12 层 HBM4 提升超过 20%；美光给客户提供了 16 层堆叠、48GB 容量 HBM4 的早期样品，专为 NVIDIA Vera Rubin 平台设计，单颗容量较 12 层 36GB HBM4 提升 33%。HBM 与 CoWoS、3D 堆叠的耦合度极高——一颗 AI 加速器中，HBM 与 GPU 通过硅中介层互联，再经 CoWoS 基板引出，整条链路上的每一片裸芯片都要经过减薄、切割、键合三道关键工序。

减薄工艺是先进封装对前道切割的第一重压力来源。行业研究数据显示，2.5D、3D 等多层封装所用裸芯片厚度普遍在 100μm 以下，部分场景甚至低于 30μm；DRAM 内存芯片通常减薄至 50μm 左右；MEMS 器件厚度则在 30μm 量级。当晶圆被减薄到这一厚度区间后，原本依靠自身刚性维持平整的硅片开始呈现"柔软、刚性差、易翘曲"的物理特性，划片工序中所能施加的进给力、主轴转速、冷却液流量都被显著约束，传统的工艺窗口不再适用。

第二重压力来自切割道宽度的持续收窄。在传统的功率器件与中低端 IC 上，相邻芯片之间的切割道宽度通常在 60μm 至 150μm 之间，划片刀有充足的进入与退出空间；但在小尺寸逻辑芯片、堆叠式存储、CIS、射频前端等场景下，切割道宽度被压缩到 60μm 以下，部分超窄切割道设计已下探至 30μm 量级。

第三重压力来自被切割材料本身的多元化。除了传统的硅基晶圆，碳化硅、氮化镓、砷化镓、磷化铟、钽酸锂、铌酸锂、碳化钨、氧化镓等化合物半导体被广泛用于功率、射频、光电器件中。这些材料的硬度、脆性、热膨胀系数差异显著，例如碳化硅的莫氏硬度接近 9.5，是硅的约三倍，对划片刀的金刚石浓度、结合剂硬度、切削刃型提出了差异化要求。同一型号刀片难以跨材料复用，工艺匹配的工作量被放大。

PART 03切割工艺的新挑战：超薄、超窄、超精的复合约束

当超薄晶圆、窄切割道、复杂材料结构在同一颗芯片上叠加，划片工序面临的不再是单一参数的优化，而是一组互相制约的工程约束。业内常用"崩边"（chipping）来衡量划片质量，分为正面崩边与背面崩边。正面崩边主要由刀片切入瞬间的冲击应力引起，背面崩边则与刀片穿出晶圆时的剩余应力相关。

切割道宽度收窄带来的另一项挑战，是刀片可用的"切削刃宽度"被同步压缩。这就要求结合剂体系既要保证金刚石颗粒的牢固把持，又要让磨损后的颗粒能及时脱落、露出新的切削刃，即所谓"自锐性"。

晶圆翘曲（warpage）是另一项无法回避的工程变量。减薄后的薄晶圆在切割膜上不再保持平整，主轴下刀点的实际位置与程序设定值之间存在偏差。若沿用恒定进给速度的策略，刀片在翘曲高点容易过切，在翘曲低点则可能切不透。业内通常通过切割用蓝膜或UV膜的贴合优化、真空吸附夹具、自适应进给控制等方式将这一偏差抑制在可接受范围，但对刀片的进给响应一致性提出了更高要求。

除机械式金刚石切割外，行业已在并行推进激光隐形切割（Stealth Dicing）、等离子切割（Plasma Dicing）等替代工艺。激光隐形切割将激光聚焦于晶圆内部形成改性层，再通过扩带将芯片分离，无需消耗切割道宽度，适合 MEMS 等水敏器件；等离子切割利用深反应离子刻蚀去除切割道材料，可实现 20% 以上的切割道宽度缩减。但到目前，机械式金刚石切割仍是主流方案，凭借成熟的设备生态、可控的单片成本与稳定的工艺重复性占据绝大部分量产线。

在复合约束下，划片刀的选型已不再是"型号对号入座"的简单匹配，而是结合晶圆厚度、切割道宽度、Die 尺寸、材料种类、切割模式（single cut / step cut）、切割速度、冷却液流量等十数个变量的系统性工艺优化。一份针对特定产品的划片方案，往往需要经过材料研判、刀片规格确定、切割参数矩阵试验、客户现场模拟验证等多个环节，才能形成可量产的工艺包。

PART 04划片刀的适配路径：从材料、结构到工艺的协同

划片刀从大类可分为轮毂型晶圆划片刀(硬刀)和无轮毂型划片刀(软刀)。晶圆切割一般选用轮毂型晶圆划片刀。

金刚石颗粒的粒度、浓度与结合剂配方是划片刀的核心技术变量。一般而言，金刚石粒度越细，切割表面粗糙度越低，崩边尺寸越小，但切削效率相应下降；浓度越高，单位刃长上的切削点越多，单点切削力下降，但结合剂对颗粒的把持难度上升。硬刀结合剂的软硬度及不同配方路线的结合剂，均会对刀片的自锐性产生显著影响。

在窄切割道场景中，"刃宽"与"露出量"是两个关键的规格参数。以江苏卓进半导体划片刀供应商公开的产品规格为例，其常用轮毂型金刚石划片刀的刃宽覆盖 10-100um 的规格，刀刃露出量覆盖 380-1600um 的规格，用于匹配不同厚度的晶圆。这种矩阵化的规格设计，本质上是在用产品标准化对抗工艺个性化——通过有限的规格组合覆盖大部分晶圆类型，避免每个客户、每款产品都重新开模。

切割模式的选择同样影响最终质量。single cut(单刀切割)适用于薄晶圆、无low-k介质晶圆或裸衬底片；step cut（阶梯切割）采用两把刀片分两步切割，第一把刀片开槽、第二把刀片切透，可有效抑制厚晶圆与硬脆材料的背面崩边，是 IGBT、碳化硅、双层键合芯片等场景的常用方案。

工艺验证是划片刀落地的关键环节。由于切割结果与具体设备型号、主轴状态、冷却液配方、切割膜型号高度相关，卓进半导体通常需要在自有的高精度划片机上模拟客户现场，按批次对刀片进行抽样全切测试，验证批次之间的一致性，再交付客户。这种"产品+工艺"的打包交付模式，正在成为先进封装客户选择耗材供应商的事实标准，单纯的型号匹配已难以满足 1.4nm 时代对良率稳定性的要求。

PART 05产业链协同：国产耗材在窄切割道场景下的角色

从设备格局看，晶圆厂设备（WFE）领域（含晶圆加工、晶圆厂设施和掩膜/掩模版设备）2024年创1040亿美元纪录后，预计2025年增长11.0%至1157亿美元（此前年中预测为1108亿美元），主要因DRAM及HBM投资强于预期；中国持续扩产。2026、2027年预计再增9.0%和7.3%，达1352亿美元，设备商将加大先进逻辑与存储技术支出。

芯片后道封测领域延续2024年开始的强劲复苏。2025年半导体测试设备销售额预计激增48.1%至112亿美元，封装设备销售额增长19.6%至64亿美元。2026、2027年测试设备销售额预计继续增长12.0%和7.1%，封装设备销售额预计增长9.2%和6.9%。驱动力来自器件架构复杂度提升、先进/异构封装加速渗透，以及AI与HBM对性能的严苛要求；部分抵消因素为消费、汽车与工业需求持续疲软。

近两年国产耗材的进展值得关注。江苏卓进半导体科技等专注于半导体封装磨划耗材的国内厂商，已实现轮毂型硬刀、无轮毂型软刀、磨刀板、研磨轮的矩阵化产品布局，月产能持续扩大。其轮毂型金刚石划片刀适配 DISCO、TSK 等国际主流设备以及国产设备，覆盖 12 英寸至 4 英寸的晶圆尺寸。在超窄切割道场景下，针对 150μm 厚、切割道宽 28μm、Die 尺寸 0.15×0.15mm 的晶圆，ZZ型号超薄型轮毂型刀片已在客户端中实现稳定切割；针对80-150 μm厚度的砷化镓晶圆，亦形成了成熟的工艺方案。

需要指出的是，国产耗材的进展并不等于对国际龙头的全面替代。在 28μm 及以下的极窄切割道、化合物半导体硬脆材料、超薄晶圆翘曲控制等高难度场景，工艺验证周期长、客户认证门槛高，国产化仍处于逐节点推进的阶段。国内厂商当前的角色定位更接近"在主流场景提供稳定供应、在特定场景实现差异化突破"，而非一蹴而就的市场份额翻转。这种节奏与设备侧的国产化进程基本同步，符合半导体产业链国产替代的普遍规律。

PART 06结语：制程与封装共振下的"看不见的精度"

3nm 营收占比的攀升、2nm 的量产、1.4nm 的风险试产，以及 CoWoS 与 HBM 产能的连续翻番，共同构成了 2026—2028 年半导体产业的主旋律。在这条由光刻、刻蚀、薄膜、量测等"显学"主导的代际切换路径上，划片刀所代表的封装前序耗材并不显眼，却承担着将每片晶圆"无损分离"的最终责任——它的崩边控制水平，直接决定了下游贴片、键合工序的良率起点。

从工艺演进趋势看，超薄晶圆与窄切割道将成为未来三到五年的常态化约束。机械式金刚石切割在主流量产线上仍将保持主导地位，激光隐形切割、等离子切割则在特定场景形成补充。无论路径如何选择，划片刀的核心技术变量——金刚石粒度、浓度、结合剂体系、刃宽与露出量——都将继续围绕"更薄、更窄、更精"的方向迭代。对于国产耗材厂商而言，能否在 40μm 及以下切割道、100μm 以下超薄晶圆、化合物半导体等关键场景形成可量产的工艺包，将决定其在先进封装时代的产业位置。

这是一场相对安静的工艺长征。没有制程节点切换时的舆论聚焦，也没有设备首台交付时的仪式感，划片刀的进步更多体现在每一片晶圆、每一道切割道的良率曲线里。但当 1.4nm 制程与先进封装在 2028 年前后真正形成规模共振时，这些"看不见的精度"将被证明是支撑产业代际切换不可或缺的一环。