芯耀
与非AI
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摩尔定律快死了——但AI芯片还在指数级增长。秘密不在制程，在封装。一颗B200里面堆了2颗GPU die和8颗HBM，靠的就是台积电那个叫CoWoS的东西。2026年，台积电CoWoS月产能奔着14万片去了，还是不够用。这篇文章把先进封装从原理到产业格局讲透。
一、摩尔定律之后，出路在哪？
1.1 制程的尽头不是技术，是经济
台积电2nm一片晶圆报价3万美元，3nm的Full Mask费用超过6000万美元。从28nm到2nm，单位晶体管的成本不降反升——这在半导体历史上是第一次。摩尔定律的"每18个月晶体管翻倍、成本减半"的黄金时代，结束了。
但AI算力需求还在指数级增长。怎么办？答案是：不把晶体管做小，而是把芯片堆高。
这就是先进封装的底层逻辑。与其在单颗die上死磕3nm良率，不如用成熟制程（7nm甚至14nm）做多颗小die，然后通过先进封装把它们"拼"成一颗大芯片。单颗die面积小→良率高→成本低；多die通过高密度互连拼在一起→性能不输单片大die。
1.2 从平面到立体：封装技术的四个层级
| 封装层级 | 代表技术 | 互连密度 | 典型应用 | 核心玩家 |
|---|---|---|---|---|
| 传统2D | FC-BGA、Wire Bond | 低（PCB级） | 消费电子、汽车芯片 | 日月光、安靠、长电 |
| 2.5D | CoWoS（台积电）、EMIB（Intel） | 中高（硅中介层/硅桥） | AI GPU、HPC | 台积电、Intel |
| 3D（微凸点） | Foveros（Intel）、X-Cube（三星） | 高（~50μm pitch） | CPU+GPU堆叠、HBM | Intel、三星、台积电 |
| 3D（混合键合） | SoIC（台积电）、Foveros Direct（Intel） | 极高（<10μm pitch） | AMD 3D V-Cache、未来AI芯片 | 台积电、Intel |
2.5D和3D的界限其实很模糊。简单理解：2.5D是"肩并肩"——多颗die并排放在硅中介层上；3D是"叠罗汉"——die垂直堆叠。两者经常混用——B200的CoWoS封装就是2.5D（GPU die和HBM并排放）+ 3D（HBM内部8-12层DRAM垂直堆叠）的组合。
二、2.5D封装：CoWoS vs EMIB
2.1 CoWoS：台积电的印钞机
CoWoS（Chip-on-Wafer-on-Substrate）是台积电的2.5D封装技术。名字描述了它的结构：
1. 底部：ABF基板（Substrate）——连接到PCB
2. 中间：硅中介层（Silicon Interposer）——上面有微米级的金属走线和TSV
3. 顶部：多颗die（GPU + HBM）——通过微凸点（μBump）连接到硅中介层
4. 填充：底部填充胶（Underfill）——保护微凸点，分散热应力
5. 封盖：散热盖（Lid）+ 导热界面材料（TIM）
硅中介层是CoWoS的核心。它是一片无源的硅晶圆，上面用半导体工艺做了几层金属互连——精度是微米级，远高于PCB的几十微米级。这就意味着：die之间的互连密度可以做得非常高，信号走线短、延迟低、功耗小。
代价也很明显：硅中介层本身就是一块大硅片，面积越大、良率越低、成本越高。B200的CoWoS封装，硅中介层面积已经超过3000mm²（约5.5cm×5.5cm）——比很多手机SoC的整个die还大。
台积电把CoWoS分成了三个变体：
| 变体 | 全称 | 中介层材料 | 核心特点 | 适用场景 |
|---|---|---|---|---|
| CoWoS-S | Silicon Interposer | 硅（带TSV） | 互连密度最高，成本最高 | AI GPU（B200）、HPC |
| CoWoS-R | RDL Interposer | 有机RDL（再分布层） | 成本较低，面积可更大 | 中端AI芯片、网络芯片 |
| CoWoS-L | LSI + RDL | 局部硅桥（LSI）嵌入RDL | 兼顾密度和面积，灵活 | 异构集成、Chiplet平台 |
CoWoS-L是最有意思的变体。它不在整片硅中介层上走线，而是在RDL有机层中嵌入小块的硅桥（LSI，Local Silicon Interconnect）——只在需要高密度互连的地方（比如GPU die到HBM之间）放硅桥，其他地方用成本更低的RDL。这就像在普通公路上，只在最关键的路口修了立交桥。
2.2 EMIB：Intel的另一种答案
Intel的EMIB（Embedded Multi-die Interconnect Bridge）和CoWoS的目标一样——实现die之间的高密度互连——但路线完全不同。
EMIB不搞整片硅中介层。它在基板里嵌入多块小硅桥——每块硅桥只连接相邻的两颗die。这样不需要一整片昂贵的硅中介层，封装的面积可以做得更大，成本也更低。
但EMIB有一个工程难点：硅桥的精确对准。硅桥是嵌在基板里的，die要精确地压到硅桥上方几微米的位置。多颗die、多个硅桥之间的对齐精度要求极高，稍有不慎就会导致互连失效。
Intel已经在自家的Stratix 10 FPGA和Ponte Vecchio GPU上大规模使用EMIB。Ponte Vecchio一颗芯片里嵌了超过10个EMIB硅桥，连接了47个不同的die——这是目前最复杂的Chiplet集成案例之一。
三、3D封装：把芯片叠起来
3.1 从微凸点到混合键合
2.5D解决的是"肩并肩"的互连问题。3D更进一步：把die垂直叠起来，用更短的垂直互连替代水平走线。
3D封装的核心指标是互连间距（Interconnect Pitch）——相邻两个互连点之间的距离。间距越小，单位面积能塞的互连点越多，die之间的通信带宽越大。
目前3D封装有两代技术：
| 技术 | 互连方式 | 典型间距 | 互连密度 | 代表产品 | 成熟度 |
|---|---|---|---|---|---|
| 微凸点（μBump） | 焊料微凸点 + 底部填充 | ~40-50μm | ~400-625 bumps/mm² | HBM3E、Intel Foveros | 成熟量产 |
| 混合键合（Hybrid Bonding） | 铜-铜直接键合 + 介质键合 | <10μm（可到1μm） | 10,000+ bonds/mm² | AMD 3D V-Cache、台积电SoIC | 早期量产 |
微凸点技术就是HBM里用的：DRAM die之间通过微小的焊料球连接，周围用底部填充胶保护。HBM3E的12层堆叠用的就是这种方案。
混合键合是下一代。它不用焊料——直接把上下两片晶圆的铜触点压在一起，在固态扩散下形成金属键合。同时周围的介质层也互相键合，提供机械强度。因为没有焊料球，互连间距可以做到1μm级别——比微凸点密了50倍以上。
AMD的3D V-Cache是混合键合最成功的商用案例：在Ryzen CPU die上方直接堆叠64MB的L3缓存，互连间距9μm。带来的效果是——缓存容量翻倍，延迟几乎没有增加，游戏帧率提升15%。
3.2 三大厂3D方案对比
| 维度 | 台积电 SoIC | Intel Foveros / Foveros Direct | 三星 X-Cube |
|---|---|---|---|
| 技术路线 | Chip-on-Wafer，上下die对等 | Face-to-Face，有源芯片面对面 | TCB（微凸点）+ HCB（混合键合） |
| 互连间距 | SoIC: ~9μm（已量产） | Foveros: 50μm / Foveros Direct: <10μm | TCB: 40μm / HCB: <10μm |
| 量产状态 | AMD 3D V-Cache量产 | Meteor Lake量产（Foveros） | TCB量产，HCB研发中 |
| 设计理念 | "Chip-on-Chip"——上下die角色对等 | "Base die + Compute die"——基底+计算分层 | 全方案平台（从2.5D到3D） |
| 代工模式 | 仅台积电自家工艺 | Intel Foundry开放代工 | 三星Foundry开放代工 |
数据来源：台积电/Intel/三星官方技术文档及公开资料。
三家路线的一个本质差异在于设计理念：
台积电的SoIC是"Chip-on-Chip"——上下两颗die角色对等，都可以是逻辑芯片。AMD的3D V-Cache就是L3缓存die直接叠在CPU计算die上。这种设计的灵活性最高，但对散热要求也最高——两颗发热的die叠在一起，热量只能通过上层die的硅衬底往外传导。
Intel的Foveros是"Base die + Compute die"——最底下是一颗相对简单的基础die（做互联和供电），上面才是计算die。这种分层让供电和散热路径更清晰，但基础die本身也占用面积和成本。
三星走的是"全都要"路线——I-Cube做2.5D，X-Cube做3D，同时支持TCB（微凸点）和HCB（混合键合）两种工艺。作为唯一同时拥有先进制程和先进封装能力的IDM之一，三星在为客户提供一站式方案上有天然优势。
四、Chiplet：芯片界的"乐高积木"
4.1 从Monolithic到Chiplet
Chiplet（芯粒）的核心思想很简单：不做一颗巨大的单片芯片，而是把不同功能拆成独立的小die，然后用先进封装拼在一起。
AMD是Chiplet最激进的推动者。从2019年的Zen 2架构开始，AMD就把CPU拆成了CPU die（计算芯粒）+ I/O die（输入输出芯粒）——计算芯粒用最先进的制程（7nm/5nm），I/O die用成熟制程（12nm）。结果：成本大幅下降，良率大幅提升。
AI芯片领域，Chiplet的逻辑更清晰：
• GPU die很大。B200的GPU die面积超过800mm²，单片良率有限。拆成2颗400mm²的die，良率显著提升。
• HBM是独立die。HBM本身就是3D堆叠的独立模块，天然适合和GPU die做2.5D集成。
• 不同功能用不同制程。计算单元用最先进制程，I/O和互联用成熟制程——成本最优。
• 国产替代的现实路径。在先进制程受限的情况下，用多颗14nm die拼出等效7nm性能。
4.2 UCIe：让不同公司的芯粒能互相对话
Chiplet最大的挑战是标准化。如果每家公司都用自己的私有接口，不同厂商的die就无法互操作——这就失去了Chiplet"搭积木"的灵活性。
UCIe（Universal Chiplet Interconnect Express）就是解决这个问题的。它定义了chiplet之间的物理层、协议层和软件层的标准接口。2024年8月发布的UCIe 2.0版本，新增了对3D封装、汽车电子和更高带宽的支持。
目前UCIe联盟已经有超过120家成员，包括Intel、AMD、Arm、Google、Microsoft、台积电、三星、日月光等几乎所有半导体巨头。中国厂商里，华为、阿里巴巴、长电科技、通富微电也都是成员。
| 标准 | 发起方 | 定位 | 物理层 | 生态规模 |
|---|---|---|---|---|
| UCIe | Intel牵头，产业联盟 | 通用chiplet互连 | 标准封装 + 先进封装双模式 | 120+成员 |
| BoW（Bunch of Wires） | OCP（开放计算项目） | 简单、低成本的并行互连 | 仅标准封装 | 较小型 |
| OpenHBI | 开放HBI标准联盟 | HBM的开放替代标准 | 先进封装 | 较小 |
UCIe的长期愿景是：未来设计AI芯片，就像在App Store里选组件——计算die买A家的，I/O die买B家的，HBM买C家的，通过UCIe接口拼在一起，交给台积电封装。
这个愿景还远没实现——目前大多数Chiplet产品还是同一家公司内部的die互连。但方向是确定的。
五、AI芯片封装演进：从P100到B300
| GPU | 发布年 | 封装技术 | GPU Die配置 | HBM堆栈数 | 中介层面积(估算) | 关键变化 |
|---|---|---|---|---|---|---|
| P100 | 2016 | CoWoS-S | 1× 610mm² | 4× HBM2 | ~800mm² | 首款CoWoS AI GPU |
| V100 | 2017 | CoWoS-S | 1× 815mm² | 4× HBM2 | ~1000mm² | GPU die增大 |
| A100 | 2020 | CoWoS-S | 1× 826mm² | 5× HBM2E | ~1500mm² | HBM增加到5堆栈 |
| H100 | 2022 | CoWoS-S | 1× 814mm² | 5× HBM3 | ~1700mm² | HBM3带宽翻倍 |
| B200 | 2024 | CoWoS-L | 2× ~800mm² | 8× HBM3E | ~3300mm² | 双die + 8 HBM + CoWoS-L |
| B300 | 2025E | CoWoS-L | 2× die | 8× HBM3E (更大容量) | ~3500mm²+ | 288GB HBM，TDP 1200W |
数据来源：NVIDIA官方规格、行业分析报告。中介层面积为基于die shot的估算值。
从P100到B200，封装面积从800mm²涨到3300mm²——翻了4倍。B200的封装里塞了2颗GPU die和8颗HBM3E堆栈，总共10颗大die挤在同一片硅中介层上。这就是为什么CoWoS产能永远不够用——每颗B200吃掉的封装面积是P100的4倍，而AI芯片的出货量也在暴涨。
B200还标志着NVIDIA从CoWoS-S转向CoWoS-L。CoWoS-L用局部硅桥替代整片硅中介层，理论上成本更低、面积更灵活——但B200的封装面积反而更大了，因为多了1颗GPU die和3颗HBM。
六、全球封测格局与国产突围
6.1 OSAT市场格局
| 排名 | 企业 | 国家/地区 | 2025年营收(亿美元) | 全球市占率 | 先进封装能力 |
|---|---|---|---|---|---|
| 1 | 日月光(ASE) | 中国台湾 | ~185 | ~26% | FC-BGA、Fan-Out、SiP |
| 2 | 安靠(Amkor) | 美国 | ~75 | ~11% | 2.5D TSV、HBM封装 |
| 3 | 长电科技(JCET) | 中国大陆 | ~55 | ~8% | 2.5D/3D、Fan-Out、SiP |
| 4 | 通富微电(TFMC) | 中国大陆 | ~40 | ~6% | 5nm Chiplet、HBM封测 |
| 5 | 华天科技 | 中国大陆 | ~35 | ~5% | 2.5D产线、FOPLP |
| — | 台积电(CoWoS) | 中国台湾 | 未单独披露 | 先进封装~80% | CoWoS全系列、SoIC、InFO |
数据来源：芯思想研究院2025年OSAT营收榜单、各企业年报、行业研报。台积电CoWoS不属于OSAT范畴，但其在先进封装领域市占率超80%。
一个关键区分：OSAT（封测代工）和Foundry封装是两回事。日月光、长电、通富做的是封测代工——芯片设计公司把晶圆交给他们做封装和测试。台积电的CoWoS是Foundry封装——芯片在台积电流片后直接在同一家工厂做先进封装，不经过第三方。
在先进封装领域，台积电是绝对的霸主。CoWoS垄断了全球AI GPU的先进封装市场，市占率超过80%。2026年CoWoS月产能预计达到14万片（瑞穗最新预测），较2025年底提升超过3倍，但还是不够用。英伟达、AMD、Google、博通、亚马逊五家抢产能，台积电不得不把部分InFO产线也转去做CoWoS。
6.2 中国封测三巨头
中国封测行业是半导体产业链中国产化率最高的环节之一——全球前十封测厂里，中国大陆占了四家（长电、通富、华天、智路）。但在先进封装（2.5D/3D）领域，和国际龙头的差距仍然明显。
| 企业 | 2026年先进封装动作 | 核心能力 | 关键客户 |
|---|---|---|---|
| 长电科技 | 扩产2.5D/3D封装、HBM封测、CPO | 国内最全面的先进封装平台 | 海思、高通、博通 |
| 通富微电 | 44亿定增扩产，5nm Chiplet量产 | 与AMD深度绑定，Chiplet封装领先 | AMD（占大客户业务>80%） |
| 华天科技 | 100亿先进封测基地二期，2.5D产线 | FOPLP（面板级扇出封装）差异化 | 国内AI芯片公司 |
数据来源：各企业2026年公告、投资者互动平台、行业报道。
通富微电是国产先进封装最值得关注的一家。它是AMD全球最大的封测合作伙伴，AMD订单占其大客户业务的80%以上。通过服务AMD，通富微电积累了5nm及以下制程的Chiplet封装经验——这是国内其他封测厂不具备的。2026年通富微电抛出了44亿元定增计划，重点扩产HBM封测和存储芯片封装。
但客观说，中国封测三巨头在2.5D/3D先进封装上，和台积电CoWoS的差距是全方位的——互连密度、良率、产能规模、设备配套，都还有明显差距。2026年上半年，四家A股封测龙头（长电、通富、华天、甬矽）累计扩产投资274.2亿元，全部聚焦先进封装——这个行业正在进入一轮激烈的军备竞赛。
七、封装设备与材料
| 环节 | 核心设备/材料 | 全球主要供应商 | 国产代表 | 国产化率 |
|---|---|---|---|---|
| 贴片/键合 | TCB（热压键合机） | ASMPT（新加坡）、BESI（荷兰） | 新益昌、快克智能 | <15% |
| 混合键合 | Hybrid Bonding设备 | BESI、EVG（奥地利）、SUSS | —（基本空白） | <5% |
| TSV刻蚀 | 深硅刻蚀机（DRIE） | Lam Research、应用材料 | 中微公司、北方华创 | ~20% |
| TSV填充 | 电镀设备 | 应用材料、Lam Research | 盛美上海 | ~15% |
| 临时键合/解键合 | 临时键合机 | EVG、SUSS | —（基本空白） | <5% |
| 硅中介层 | 高阻硅晶圆 + TSV工艺 | 信越化学、SUMCO | 沪硅产业 | <10% |
| 底部填充胶 | Underfill材料 | Namics、Henkel | 德邦科技 | ~15% |
数据来源：行业研报及公开信息综合。国产化率为近似估算。
先进封装设备和材料的国产化率，整体低于芯片设计但高于前道光刻。最大的短板在混合键合和临时键合设备——这两类设备目前基本被欧洲和新加坡厂商垄断。
TCB（热压键合）设备是HBM封装的命脉。一台高端TCB设备售价数百万美元，精度要求在±1μm以内。目前全球TCB市场被ASMPT和BESI两家垄断，合计市占率超过90%。国产替代刚刚起步。
八、面试考点与求职方向
8.1 面试高频考点
• 2.5D和3D封装的本质区别是什么？各自适用的场景？
• CoWoS和EMIB的技术路线差异——硅中介层 vs 硅桥，各自的优缺点
• 为什么先进封装对AI芯片如此重要？——从存储墙、互联带宽、良率三个角度回答
• Chiplet的设计原则：什么功能应该拆成独立die？拆分粒度怎么定？
• TSV的工艺流程：深硅刻蚀→绝缘层沉积→阻挡层/种子层→铜填充→CMP→背面露孔
• 微凸点和混合键合的区别：为什么混合键合能做到1μm间距？
• 先进封装的可靠性挑战：热膨胀系数（CTE）失配、热机械应力、电迁移
• Underfill的作用：保护微凸点、分散热应力、防止湿气侵入
• B200的封装里为什么需要2颗GPU die？——单片die面积超过reticle limit
• HBM为什么必须紧贴GPU die放置？——信号完整性对走线长度的严格要求
• 封装的热管理：一颗1200W的芯片，热量从die→TIM→lid→散热器的传导路径
8.2 岗位与薪资
| 岗位方向 | 做什么 | 核心技能 | 应届硕士（年薪） | 3-5年 | 缺人程度 |
|---|---|---|---|---|---|
| 封装设计 | 封装方案设计、信号完整性仿真 | Cadence APD/SIP、HFSS、SI/PI | 25-38万 | 45-70万 | 比较缺 |
| 封装工艺 | TSV/μBump/TCB/Hybrid Bonding工艺开发 | 半导体工艺、DOE、设备操作 | 22-35万 | 40-65万 | 一般 |
| 热仿真/热管理 | 封装级和系统级热分析 | ANSYS Icepak/Flotherm、热阻建模 | 25-40万 | 45-75万 | 极度缺 |
| 封装可靠性 | 可靠性测试、失效分析 | TC/UHST/HTSL测试、SEM/TEM/X-ray | 22-35万 | 40-60万 | 一般 |
| 设备工程师 | TCB/Hybrid Bonding设备维护与工艺调优 | 机械/电气/自动化、设备厂商培训 | 18-28万 | 30-50万 | 比较缺 |
薪资数据综合自Boss直聘/猎聘/职友集2026Q1-Q2公开岗位及行业猎头访谈。为税前年薪（含奖金）大致区间。
热仿真/热管理是目前先进封装领域最缺人的方向。一颗B300的TDP 1200W，8颗HBM堆叠的热耦合效应，硅中介层的热膨胀应力——这些问题的分析和解决需要横跨热力学、力学、材料学的复合背景，而国内高校几乎没有对应的专业方向。大部分从业者都是入职后自学的。
最后
先进封装是半导体行业过去十年最大的范式转移。从"把晶体管做小"到"把芯片堆高"，从Monolithic到Chiplet，从单一die到异构集成——封装的角色从产业链的"配角"变成了"主角"。
台积电CoWoS一家独大的格局短期内不会改变，但中国封测三巨头（长电、通富、华天）正在加速追赶。2026年上半年274亿的扩产投资，说明这个行业的军备竞赛已经打响了。
对求职者来说，先进封装是一个被严重低估的方向。大多数芯片专业的学生盯着设计岗位，封装被认为是"低端"。但实际上，先进封装的热管理、混合键合工艺、Chiplet架构设计，技术含量和薪资水平都不输前端设计。而且这个领域的人才供给远小于设计——竞争压力反而更小。
面试先进封装方向，建议准备一个完整的封装方案分析案例——比如"分析B200的CoWoS-L封装方案，如果你来设计下一代，会做哪些改进？"这个问题可以同时考察你对封装结构、热管理、信号完整性、成本权衡的综合理解。
下期预告：第6篇——互联革命：NVLink、UALink与算力高速公路。单卡强不是真的强，万卡互联才是AI军备竞赛的高地。
本文综合来源：
台积电CoWoS技术文档及产能数据（瑞穗证券2026.7报告、EET China）、Intel EMIB/Foveros/Foveros Direct官方技术文档、三星I-Cube/X-Cube官方技术资料、UCIe 2.0规范文档（uciexpress.org）、芯思想研究院2025年OSAT营收榜单、长电科技/通富微电/华天科技2026年公告及投资者互动平台信息、NVIDIA各代GPU官方规格、AMD 3D V-Cache技术资料、CSDN/知乎先进封装技术分析文章。
