算力看系统，设计要协同，AI工厂时代STCO成新战场

全球半导体产业正迎来前所未有的超级增长周期，全球市场规模已迈过万亿美元大关。在这场由AI算力爆发引发的深刻变革中，摩尔定律的放缓使得技术竞争的主战场正在从“制程微缩”转向“系统集成”，从单颗芯片转向“芯片到系统”的全链条协同。

10月30日，以“芯跃系统，智驭万变”为主题的2026芯和半导体用户生态大会在上海举办。千余名产业链上下游巨头与学术界代表共聚一堂，围绕STCO（芯片到系统的协同优化）、系统级EDA及AI for EDA展开了深度探讨。

图源：芯和半导体

本次大会向行业传递出了一个信号：算力竞争已不再由单芯片性能决定，系统级协同与AI智能体的深度融合正在彻底改变工程设计的方式。

 算力的“新度量衡”

在PC和移动互联网时代，行业追求的是极致的单芯片指标（如 PPA、MIPS）。然而进入AI时代，大模型训练与推理的负载暴增，使得最小的计算单元已经演变为一个机柜、乃至整个AI工厂。

芯和半导体董事长凌峰博士指出，今天衡量算力的指标已经发生了本质变化，转变为Token per second per watt（每秒、每瓦生成的 Token 数）以及TCO（总拥有成本）。要满足这些新指标，任何单一环节的“局部最优”都已经无法保证“系统最优”。

AI基础设施的算力表现正受到“两个维度”木桶效应的严峻制约：

• 横轴维度的协同：从底层芯片、先进封装、PCB 板卡到整机机柜、超节点系统，链路中任何一个层级掉队，芯片再强也无法发挥。
• 纵轴维度的平衡：算力、存力、运力、电力四大核心要素强耦合。追求极致的算力密度会导致热量和功耗墙（电力卡点）；存储带宽跟不上或搬运数据不够快（存力与运力瓶颈），同样会导致算力闲置。

正是基于这种“逼不得已”的工程现实，STCO（从芯片到系统的协同优化）已经从一种理念加速落地为不可或缺的工程能力。

产业链痛点与系统级仿真的核心价值

在大会的圆桌论坛上，来自硬件产业链五个关键环节的专家从不同的产业位置，共同印证了系统协同的紧迫性。

在算力芯片环节，沐曦的专家指出单芯片优化已逼近工艺极限。一味追求高算力密度会导致局部散热不足，进而引发电热强耦合问题，使芯片因高温无法发挥设计目标。因此，产业链合作边界正在消融，设计芯片必须前置考虑封装、散热及服务器形态，进行跨层级的折中权衡。

在高带宽存储领域，江波龙的专家强调存储不只是单纯地提供数据，存储的能效和带宽开始反过来钳制晶圆架构与先进封装的选择。算力与存力绝非独立模块，行业必须向STCO方向发展，彻底消除工具链之间的数据孤岛。

针对高速互连与整机系统，立讯技术的专家提到，随着速率迈向224G/448G，温度升高会导致线缆衰减增大，若阻抗不匹配，系统运行误码率会发生指数级劣化。过去缺少系统级联合仿真时，往往在整机测试阶段才暴露问题，一次设计修改模具与设备的成本高达3000万到5000万元。

在先进封装与3DIC方面，武汉新芯的专家指出，三维集成堆叠后，若流片出来才发现电、热、应力多物理场问题，整个设计需推倒重来，代价高昂。这要求先进封装必须把系统仿真大幅前置，通过多物理场联合协同仿真，在设计初期就进行定量描述与预测。

处于电力与器件环节的村田专家则表示，AI芯片功率激增（如800V直流机柜）导致布局密度过高。元器件体积小、容值高虽然在单点指标上很漂亮，但放进系统可能导致整体过热。供电已不是简单的后端系统设计，必须从点、线走向“面”，通过EDA仿真和芯片端紧密对齐，全面优化电源分配网络（PDN）。

在媒体采访环节，芯和半导体总裁代文亮博士以当前热门的CPO（光电共封装）技术给记者举例道：“封装把光引擎和计算芯片拉到了一起，热也随之而来。热一上来，硅光模块的波长就漂——波长一漂，链路预算和误码率就跟着恶化。做了一段时间 CPO，大家发现这条路不好走，因为光引擎和计算芯片封死在一起，热串扰难解，良率风险还全压在最贵的那颗裸片上。于是转向可插拔的思路——把一路拆成八路，做成可插拔光模块。道理很朴素，CPO 一旦坏了，搭进去的是计算芯片和 HBM，太贵；做成可插拔，坏了直接换掉，代价可控。” 这种案例表明，芯片设计必须放弃盲目追求单点极致，转而在系统级进行动态的 Trade-off（权衡取舍）。

从 EDA for AI 到 AI for EDA

面对错综复杂的系统级设计空间，传统单机工具和串行设计流程已无力支撑，人工探索也已触及脑力极限。作为一家具有“系统原生”标签的EDA企业，芯和半导体在本次大会上重磅发布了EDA2027正式版，展示了其在重构芯片到系统智能设计方面的尝试。

其技术方案主要集中在以下三个方面：

1. Agent Level：国内首款真正落地工程流的超级智能体平台

该平台打破了传统的建库、设计、仿真团队孤岛，由顶层大模型“大脑”统一理解自然语言需求，并调度多个底层多智能体协同执行任务。

• Chiplet Level (先进封装智能体)：协同优化后摩尔定律场景下的架构与物理实现。自动生成芯粒布局与通信间距，无缝调用Metis平台完成电、热、力耦合Signoff，设计迭代效率提升4倍，人工时间减少80%。
• Board Level (板级PCB智能体)：联想集团首席工程师在现场展示了与芯和联合打造EDA Agent 2.0的真实案例。针对高密度AI PC设计，智能体自动解析器件手册、建库、完成LPDDR5X的100%布通率布局布线，并自动输出包含眼图、码间干扰的仿真报告。该流程让设计迭代效率惊人地提升了5倍，人工操作减少了90%。
• System Level (系统级仿真智能体)：在统一平台上实现电、磁、热、流体、结构的跨层级一次性建模与快速耦合分析。

2. Physics AI (可信物理智能底座XAI)

AI走进EDA的核心难点在于避免机器生成的“幻觉”，保证投片和加工的100%可信度。

对此，凌峰博士指出，芯和XAI平台将AI代理模型与16年沉淀的多物理场引擎算法（如有限元、矩量法等求解器）进行了深度绑定。所有AI训练数据均在物理约束边界条件下产生，实现了秒级实时预测与优化，且预测精度与真实多物理场仿真精度误差控制在3%以内。

3. GPU算力底座的颠覆级加速

为了解决十亿级超大规模复杂场景下“算不动”的瓶颈，芯和首次将底层求解器引入GPU平台并适配CUDA。

凌峰博士透露，新版工具在核心多物理场产品上获得了10倍至20倍的速度飞跃，PI求解分析从数小时缩短至几分钟，流体求解和电磁FDTD算法均取得十倍以上加速，配合“近乎无限”的分布式硬盘求解技术，让更大规模的整机仿真一次性收敛成为现实。

结语

在“十五五”产业规划的视野下，先进封装、多芯片集成和EDA已被列为国家产业基础能力的重中之重。AI正在深刻改变衡量算力的范式，而STCO与AI的交织，正在一定程度上抹平产业链上下游的数据孤岛。