摩尔定律跑不动了，华为说，咱换个方向

今天半导体圈炸了。

就在刚才，2026国际电路与系统研讨会在上海召开。华为董事、半导体业务部总裁何庭波站上讲台，做了一个主旨演讲。

然后，她甩出了一个新词。

韬（τ）定律。

准确地说，是韬（τ）定律。τ，物理里的时间常数。华为用它命名了一条全新的半导体演进法则。

从「几何缩微」到「时间缩微」

摩尔定律跑了半个多世纪，跑不动了。

物理极限到了。晶体管快缩到原子级别，量子隧穿一来，漏电发热全是麻烦。经济账也算不过来，三纳米已贵得肉疼，一纳米以下天价。

可另一边，AI算力还在指数级往上冲。

怎么办？

华为的答案很干脆，别死磕尺寸了，换个维度。

韬定律的核心，用「时间缩微」替代「几何缩微」。不追求把晶体管做小，追求让信号跑更快。目标就是这个τ，时间常数。信号传播时延每压下去一点，芯片等效性能就往上提一截。

逻辑折叠，把芯片「盖成楼房」

怎么压时延？

何庭波重点提了一个技术，逻辑折叠。

传统芯片像平房，各功能区摊开摆，信号跑来跑去就有延迟。逻辑折叠的思路是盖楼，芯片从平面变立体多层堆叠，功能区叠起来，走线大幅缩短，延迟自然降了。

何庭波的比方很形象，以前摩尔定律是缩砖头，逻辑折叠是盖楼房。未来还会走向更多层折叠，器件、电路、芯片、系统全栈优化。

六年，381款芯片

韬定律不是今天提出来嘴炮一下。

过去六年，基于这套思路，华为已经设计并量产了381款芯片。覆盖通信、计算、传感、电源管理，铺到千行百业。已经跑通了。

今年秋天还有重头戏——麒麟2026芯片。

何庭波说这是逻辑折叠技术的首次完整实施，性能大幅提升。按往年节奏，大概率首发Mate 90系列。

更远的预期呢。到2031年，基于韬定律的高端芯片晶体管密度，将达到1.4纳米制程同等水平。

注意这个词，「同等水平」，不是真的用1.4纳米工艺，是通过时间缩微加逻辑折叠，让成熟制程跑出先进制程的性能。对一家被限制采购最先进光刻设备的公司，这个路线图的份量不言自明。

中国半导体，第一次提定律

何庭波是站在IEEE ISCAS国际学术舞台上发表的。

过去五十多年，半导体的游戏规则是英特尔、台积电、三星定的，我们一直在追。

现在华为说，我们也来定义一条路。

「未来一定属于开放合作。在半导体演进的路上，没有一家企业能独自完成所有答案。我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。」

姿态很开放，立场很坚定。

摩尔定律的黄昏，或许正是韬定律的黎明。

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