芯耀
与非AI
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一颗B200从立项到量产，花了3年、烧了大约20亿美元。这20亿烧在哪了？不是烧在晶圆上——是烧在一遍又一遍的"设计→验证→改bug→再验证"的循环里。这篇文章把一颗AI芯片从白纸到出厂的全过程拆开来看。
一、芯片设计到底在干什么
先说一个反常识的事：芯片设计里，真正"画电路"的时间不到20%。
大部分时间在干什么？在写文档、开会、跑仿真、等结果、改bug、再跑仿真。一颗B200级别的芯片，设计团队动辄上千人，设计周期2-3年。整个流程可以切成两大段：前端（逻辑设计）和后端（物理设计）。
前端回答的问题是"芯片应该做什么"——定义功能、写代码、验证逻辑对不对。后端回答的是"芯片怎么做出来"——把代码变成实际的晶体管布局，确保时序、功耗、面积都达标。
下面这张表是完整流程：
| 阶段 | 步骤 | 核心工作 | 关键工具 | 耗时（B200级别） |
|---|---|---|---|---|
| 前端设计 | 1. 需求分析 | 定义芯片规格：算力、功耗、面积、接口 | 文档/Excel | 2-3个月 |
| 2. 架构设计 | 模块划分、数据流设计、性能建模 | SystemC/C++/Python | 3-4个月 | |
| 3. RTL设计 | 用Verilog/SystemVerilog写硬件描述 | Vim/VS Code | 4-6个月 | |
| 4. 功能验证 | 仿真测试、覆盖率分析、形式验证 | Synopsys VCS/Cadence Xcelium | 6-8个月 | |
| 5. 逻辑综合 | RTL→门级网表，加约束条件 | Synopsys DC/Cadence Genus | 1-2个月 | |
| 6. 形式验证 | 确认综合前后逻辑等价 | Synopsys Formality | 2-4周 | |
| 后端设计 | 7. 布局规划 | 确定各模块物理位置、电源网络 | Synopsys ICC2/Cadence Innovus | 1-2个月 |
| 8. 时钟树综合 | 设计时钟分布网络，控制时钟偏差 | 同上 | 2-4周 | |
| 9. 布线 | 金属层连接所有单元，满足时序约束 | 同上 | 1-2个月 | |
| 10. 时序签核 | 静态时序分析（STA），确保所有路径时序收敛 | Synopsys PrimeTime | 3-4周 | |
| 11. 物理验证 | DRC（设计规则检查）/LVS（版图与原理图比对） | Mentor Calibre | 2-3周 | |
| 12. 流片 | 生成GDSII文件，交付晶圆厂 | — | 1-2周（数据准备） |
各阶段耗时根据行业公开信息综合估算，不同规模芯片差异较大。
注意看验证的耗时——6到8个月，是所有步骤里最长的。而且这还只是功能验证，后面还有时序验证、物理验证、功耗验证……一颗AI芯片的设计团队里，验证工程师的数量往往是设计工程师的1.5到2倍。这就是为什么很多芯片公司最大的成本不是流片，是工程师的工资。
二、前端：从"想清楚"到"写出来"
2.1 架构定义——最贵的一步棋
架构阶段做的事情听起来很虚——画框图、写文档、跑性能模型。但这一步如果走错了，后面所有努力都白费。
以AI芯片为例，架构阶段至少要回答这几个问题：
计算单元怎么设计？用脉动阵列（Google TPU路线）还是SIMT（NVIDIA GPU路线）？矩阵乘法单元做多大——128×128还是256×256？这决定了芯片的面积、功耗和峰值算力。
存储层次怎么搭？寄存器→L1→L2→HBM，每一级的容量和带宽配比。搞不好就是"算力100分，实际利用率30分"——数据供不上，ALU空转。
互联拓扑怎么画？Mesh？Ring？Crossbar？这决定了多核扩展时通信效率的天花板。
NVIDIA做一代新架构，架构探索阶段通常要跑上百万次性能仿真，用C++/SystemC写周期精确模型，模拟各种工作负载下的吞吐和延迟。这一步省不了——流片回来发现架构有问题，那就是几亿美元的代价。
2.2 RTL设计——真正开始写代码了
架构定了，开始写RTL（Register Transfer Level，寄存器传输级）。用Verilog或SystemVerilog描述电路行为。
举个例子，一个最简单的脉动阵列乘法单元，RTL大概长这样：
always @(posedge clk) begin a_out <= a_in; // 数据向右传递 b_out <= b_in; // 数据向下传递 c_out <= c_in + a_in * b_in; // 乘加累积end一颗B200级别的芯片，RTL代码量在数百万行到上千万行的量级。不是一个人写的——是几十上百个工程师分模块并行开发，然后用版本管理工具（Git）合并。合并冲突是日常，一个模块改了一行代码，可能导致另一个模块的仿真全挂。
2.3 功能验证——最耗时的环节
验证的目标就一个：确保RTL描述的行为和架构定义一致。听起来简单，做起来是噩梦。
验证工程师会搭一个叫testbench的环境，给设计灌各种输入激励，检查输出是否符合预期。一颗AI芯片的验证要做几个层次：
| 验证层次 | 内容 | 覆盖目标 | 工具 |
|---|---|---|---|
| 单元验证 | 单个模块（如矩阵乘法单元） | 代码覆盖率>95% | UVM/SystemVerilog |
| 子系统验证 | 多个模块联调（如计算+存储子系统） | 功能覆盖率>98% | UVM + C-DPI |
| 全芯片验证 | 整个SoC跑真实工作负载 | 跑通ResNet/LLaMA推理 | Emulator（Palladium/Veloce） |
| 形式验证 | 数学证明关键属性永真 | 死锁检查、协议合规 | JasperGold/VC Formal |
大芯片的验证有个残酷的现实：仿真速度只有真实芯片的百万分之一。你在仿真里跑1秒钟，实际芯片可以跑11天。所以验证没法穷举——只能靠覆盖率驱动的随机测试，尽量多覆盖边界条件。漏掉的bug，会在流片回来后在硅上炸出来。
为了加速，大厂会用硬件仿真器（Emulator）——把设计映射到FPGA阵列上跑。Palladium Z3这样的机器一台几百万美元，但能把仿真速度从Hz级提到MHz级。NVIDIA、Google做AI芯片，硬件仿真器的机时是按小时抢的。
三、后端：把代码变成晶体管
3.1 逻辑综合——从RTL到门级
综合工具（Synopsys Design Compiler或Cadence Genus）把RTL翻译成门级网表——一堆与门、或门、触发器的连接关系。这个过程需要给工具设定约束：时钟频率目标、面积上限、功耗预算。
AI芯片的综合有几个特殊挑战：
大规模乘法器。一个FP16乘法器面积不小，一个256×256的脉动阵列里有65536个乘法器。综合工具要同时优化这么多运算单元的面积和时序，计算量巨大。一次综合跑十几个小时是常态。
存储宏单元。大容量SRAM不是用标准单元搭的，是用Foundry提供的memory compiler生成的宏模块。综合时要处理好这些硬宏的时序接口。
3.2 布局布线——芯片上的城市规划
布局布线（Place & Route）本质上是一个超大规模的优化问题：在几百平方毫米的硅片上，放置几十亿个标准单元和几万个宏模块，连几百公里长的金属线，同时满足时序、功耗、面积、信号完整性、可制造性等一系列约束。
AI芯片的布局有几个特殊之处：
计算阵列是大块规整结构。脉动阵列或Tensor Core在物理上就是一个巨大的矩形区域，内部是重复的PE单元平铺。这部分布局相对规整，但和外部存储控制器、NoC（片上网络）的接口对齐是个精细活。
HBM接口是瓶颈。HBM PHY（物理层接口）需要紧贴芯片边缘放置，且对信号完整性要求极高——1024根数据线，每根跑几Gbps，布线稍有不对称就会出问题。
功耗密度不均。计算阵列功耗密度高（局部热点能到几W/mm²），布局时要考虑热分布，避免局部过热导致时序违例。
3.3 时序签核——最难啃的骨头
时序签核（Timing Signoff）是后端最痛苦的环节。用PrimeTime这样的工具对所有时序路径做静态时序分析（STA），确保每一条路径在目标频率下都能正确采样。
先进制程下的时序收敛越来越难，原因有几个：
工艺变异（PVT Variation）。同一颗芯片上的晶体管，因为掺杂浓度、光刻精度的微小差异，速度可以差15-20%。签核要在多个工艺角（Process Corner）下都满足时序——慢晶体管+低电压+高温（SS corner），快晶体管+高电压+低温（FF corner），以及两者之间的各种组合。
IR Drop（电压降）。芯片工作时，电源网络上会有电压降——离电源pad越远的单元，实际供电电压越低。电压低了，晶体管就慢了。AI芯片因为功耗大、电流大，IR Drop问题尤其严重。后端工程师要反复迭代：布线→分析IR Drop→修时序→再布线……
做过后端的人都知道，时序收敛的最后10%路径，可能要花掉50%的时间。有时候为了修一条几十皮秒的违例路径，要改几十个单元的摆放位置，牵一发而动全身。
四、EDA：芯片设计的操作系统
前面提到的所有工具——VCS、DC、ICC2、PrimeTime、Calibre——都属于EDA（电子设计自动化）。没有EDA，芯片设计寸步难行。
4.1 三巨头格局
| 公司 | 2025年营收 | 市场份额 | 最强领域 | 旗舰工具 |
|---|---|---|---|---|
| Synopsys | 约$72亿 | ~35% | 综合/验证/签核 | DC、VCS、PrimeTime、Fusion Compiler |
| Cadence | 约$48亿 | ~29% | 后端/模拟/PCB | Innovus、Xcelium、Spectre |
| 西门子EDA | 约$18亿 | ~14% | 物理验证/DFT | Calibre、Tessent |
| 其他（含国产） | — | ~22% | — | — |
数据来源：各公司年报及行业研究报告综合估算。Synopsys 2025年营收含Ansys并表。
三家加起来占了全球EDA市场近80%。而且这还只是收入份额——如果看先进制程（7nm以下）的设计工具，三巨头的份额接近100%。
EDA不是一个"写代码"的生意。它卖的是工艺文件（PDK）的深度绑定。台积电每推一个新制程，EDA厂商要提前2-3年和台积电联合开发——把晶体管的物理特性、金属层的寄生参数、设计规则全部建模到工具里。这种合作关系一旦建立，后来者几乎不可能插队。
4.2 国产EDA：走到哪了
| 企业 | 专长领域 | 对标工具 | 制程支持 | 2025年营收 |
|---|---|---|---|---|
| 华大九天 | 模拟全流程、平板显示 | Cadence Virtuoso | 模拟到5nm | 约13亿 |
| 概伦电子 | SPICE仿真、建模 | Synopsys HSPICE | 到5nm | 约4亿 |
| 国微集团 | 数字后端 | Synopsys ICC2 | 到7nm | 未单独披露 |
| 芯华章 | 数字验证 | Synopsys VCS | 到12nm | 约1.5亿 |
| 合见工软 | 硬件仿真 | Palladium/Veloce | — | 约3亿 |
数据来源：各企业年报/招股书及行业研报。营收为近似值。
2025年前三季度，本土EDA厂商整体市场份额提升到约41%——但这是按收入统计的，国产EDA大部分收入来自成熟制程和面板等非先进领域。在AI芯片依赖的先进制程（7nm以下）设计工具上，国产替代率仍然很低。数字全流程——从RTL到GDSII——目前只有Synopsys的Fusion Compiler和Cadence的Innovus能完整覆盖。
不过进度在加快。华大九天2025年营收增速超过40%，正在补齐数字全流程的拼图。但客观说，国产EDA离"替代三巨头"还有很长一段路——不是技术问题，是生态问题：设计公司已经花了十几年把流程建在三巨头的工具链上，迁移成本极高。
五、流片：最贵的一步
前面所有工作，最后都汇聚到一个动作：把GDSII文件发给晶圆厂，下订单，等芯片回来。
5.1 流片到底花多少钱
| 制程节点 | 掩膜费用（Full Mask） | 晶圆单价 | 典型工程批费用（含NRE） | 代表Foundry |
|---|---|---|---|---|
| 28nm | ~$500万 | ~$3,000 | ~$800万-1,200万 | 台积电/中芯国际/联电 |
| 14nm/12nm | ~$800万-1,200万 | ~$6,000 | ~$1,500万-2,500万 | 台积电/三星/中芯国际 |
| 7nm | ~$2,000万-2,500万 | ~$10,000 | ~$3,500万-5,000万 | 台积电/三星 |
| 5nm | ~$3,500万-4,700万 | ~$16,000 | ~$6,000万-8,000万 | 台积电/三星 |
| 3nm | ~$6,000万-8,000万 | ~$20,000 | ~$1亿-1.5亿 | 台积电/三星 |
| 2nm | ~$1亿+（估算） | ~$30,000 | ~$1.5亿-2亿+ | 台积电 |
数据来源：行业公开信息综合估算。实际费用因芯片面积、工艺选项、晶圆数量等因素差异较大。2nm为2026年早期量产估算。
几个关键数字：
掩膜（Mask）是固定成本大头。3nm工艺需要超过140层掩膜，一套Full Mask超过6000万美元。不管你做1颗还是100万颗，这笔钱都得先付。这也是为什么创业公司做AI芯片几乎都要走MPW（多项目晶圆，多家拼单分摊掩膜费）——一套3nm的Full Mask够一家A轮芯片公司烧掉全部融资。
晶圆单价从28nm到2nm涨了10倍。台积电2nm一片晶圆报价约3万美元，比3nm涨了超过50%。而且2026年3nm产能已经排到17.5万片/月还是不够用，台积电计划下半年再涨3nm代工价10-15%。
一颗B200的BOM成本约$6,500，售价$30,000-40,000。毛利超80%。这就是为什么NVIDIA敢烧20亿美元做一代芯片——只要量够大，研发费摊得极薄。但创业公司没有这个量，流片一次就是赌命。
5.2 流片不是终点
芯片回来之后，才是真正考验的开始：
Bring-up（点亮）。上电，看芯片能不能跑起来。第一版芯片bring-up成功率，行业平均不到60%。剩下40%里，一半是设计bug，一半是制造缺陷。
Debug（调试）。芯片不工作，问题在哪？只能用示波器、逻辑分析仪、扫描链一层层扒。先进制程下很多bug是间歇性的——跟温度、电压、频率都有关，复现都难。
改版（Stepping）。找到bug→改RTL→重新综合→重新后端→重新流片。一轮改版就是几百万到几千万美元，再加3-6个月时间。B200从第一版tape-out到量产，行业内估计至少做了2-3个stepping。
六、芯片设计的岗位与薪资
最后说求职。芯片设计是一个高度分工的行业，不同岗位的要求和薪资差异很大。
| 岗位 | 做什么 | 核心技能 | 应届硕士（年薪） | 3-5年 | 缺人程度 |
|---|---|---|---|---|---|
| 芯片架构师 | 定义芯片整体方案、性能建模 | 体系结构、C++/Python、性能分析 | 40-60万 | 80-150万 | 极度缺 |
| 数字前端设计 | RTL编码、模块设计 | Verilog/SystemVerilog、协议知识 | 30-45万 | 50-80万 | 比较缺 |
| 数字验证 | 搭建验证环境、写testbench | UVM、SystemVerilog、脚本 | 28-40万 | 45-75万 | 比较缺 |
| 数字后端 | 布局布线、时序收敛、物理验证 | ICC2/Innovus、STA、脚本 | 25-38万 | 45-70万 | 一般 |
| DFT工程师 | 可测试性设计、扫描链、BIST | Tessent、DFT Compiler | 25-35万 | 40-65万 | 比较缺 |
| EDA开发 | 开发EDA工具/算法 | C++、算法、图论、计算几何 | 35-55万 | 60-100万 | 极度缺 |
薪资数据综合自CSDN 2026版硬件工程师薪资全景、Boss直聘/猎聘2026Q1-Q2公开岗位及行业猎头访谈。为税前年薪（含奖金）大致区间，不同城市/公司差异较大。
几个值得注意的点：
架构师是最稀缺的。需要同时懂算法（知道Transformer怎么跑）和硬件（知道脉动阵列怎么搭），还要能写C++性能模型。这种复合背景的人，全中国可能不到1000个。
验证比设计更需要人。前面说了，验证工程师配比是设计的1.5-2倍。而且验证的自动化程度低，AI工具渗透率远不如后端，短期内不会出现"AI替代验证工程师"这种事。
EDA开发是一个被低估的高薪方向。国产EDA公司（华大九天/概伦/芯华章/合见工软）都在疯狂招人，尤其是做数字后端和硬件仿真器的C++/算法工程师。薪资对标互联网大厂，但竞争比互联网小得多——因为圈子太小，知道这个方向的人少。
面试会问什么
• 跨时钟域（CDC）处理方法：双触发器同步、异步FIFO、握手协议
• 时序违例的原因和修复方法（建立时间/保持时间）
• AMBA总线协议（AXI/AHB/APB）的基本时序
• 低功耗设计技术：Clock Gating、Power Gating、DVFS的原理
• 静态时序分析（STA）的基本概念：setup/hold slack、clock skew、OCV
• IR Drop的成因和修复策略
• 时钟树综合（CTS）的目标和常见结构（H-tree、Mesh）
• 布局布线的核心算法思想（partitioning、placement、routing）
• 先进制程下的工艺变异与签核策略（OCV/AOCV/POCV）
七、中国芯片设计公司的现状
| 企业 | 总部 | 主要产品 | 制程 | 团队规模（估算） | 2025年营收 |
|---|---|---|---|---|---|
| 华为海思 | 深圳 | 昇腾AI/麒麟/鲲鹏 | 7nm(N+2) | 7000+ | 未单独披露 |
| 寒武纪 | 北京 | 思元系列AI芯片 | 7nm | ~1500 | 64.97亿 |
| 海光信息 | 天津 | CPU+DCU(深算) | Chiplet | ~2000 | 未单独披露 |
| 壁仞科技 | 上海 | BR100/BR104 GPU | 7nm | ~800 | 未披露 |
| 摩尔线程 | 北京 | 全功能GPU | — | ~1200 | 15.05亿 |
| 沐曦 | 上海 | 曦云GPU+AI | — | ~700 | 16.44亿 |
| 燧原科技 | 上海 | 云燧AI训练/推理 | 7nm | ~600 | 未披露 |
| 天数智芯 | 上海 | 天垓通用GPU | 7nm | ~500 | 未披露 |
| 地平线 | 北京 | 征程车载AI芯片 | — | ~3000 | — |
数据来源：各企业年报/招股书/业绩快报及行业公开信息。团队规模和营收为近似值或估算。
寒武纪2025年营收64.97亿（+453%），首次全年盈利。摩尔线程营收15.05亿（+243%），沐曦16.44亿（+121%）。国产AI芯片设计公司的商业化拐点确实到了。
但一个现实是：这些公司的设计流程和NVIDIA没有本质区别。用的是一样的EDA工具（三巨头）、一样的Verilog语言、一样的设计方法学。真正的差距不在"会不会设计"，而在两个地方：
一是迭代次数。NVIDIA一年一代架构，积累了二十年的设计经验、验证case、后端脚本。国产公司起步晚，第一代产品往往有各种"交学费"的问题。
二是制程天花板。中芯国际N+2（等效7nm）良率超80%，月产能约3.5万片，2026年目标翻倍到7万片。N+3（等效5nm）2025年底已量产，但良率还在爬坡。而NVIDIA已经在用台积电定制4NP了。这个差距不是设计能力能弥补的——是物理限制。
Chiplet路线是目前最务实的解法：用多颗国产14nm die通过先进封装拼出等效7nm性能。壁仞BR200走通了，良率85%，成本降30%。海光深算三号用2.5D封装直连HBM2e。这是在制程被卡的情况下最现实的突围路径。
最后
芯片设计是一个"慢行业"。一颗AI芯片从立项到量产，2-3年是最低消费。这期间要经历无数次仿真失败、时序违例、功耗超标、面积爆炸。每一次改版都是真金白银——做芯片不像做软件，没有"下个版本再修"这种事。
但这也是芯片设计最迷人的地方：当一颗几百亿晶体管的芯片从无到有、最终点亮的那一刻，全世界只有你们团队知道它内部每一根线是怎么连的。
对找工作的人来说，AI芯片设计是未来十年半导体最确定的增长方向。数字前端和验证是入门门槛相对友好的两个岗位，架构师是天花板最高的。如果想走差异化路线，EDA开发是一个被严重低估的赛道——国产EDA公司正在疯狂招人，薪资对标互联网，但竞争远小于互联网。
下期预告：第3篇——ASIC突围：从Google TPU到中国定制芯片的野望。脉动阵列深度拆解，以及MiniTPU的硬件实现细节。
本文综合来源：各EDA厂商年报/行业研究报告、台积电/中芯国际公开制程信息、CSDN硬件工程师薪资全景报告（2026版）、Boss直聘/猎聘公开岗位数据、雪球/知乎/CSDN等平台芯片设计与流片成本分析文章、华大九天/概伦电子/芯华章等国产EDA企业公开信息。
