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chiplet

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芯粒（Chiplet）是在2015年Marvell创始人之一周秀文(Sehat Sutardja)博士曾提出Mochi(Modular Chip，模块化芯片)架构的概念，这是芯粒最早的雏形。几十年来，半导体行业一直按照摩尔定律的规律发展着，芯片制造商凭借工艺技术的迭代，每18个月令芯片性能提升一倍。但随着近年来先进工艺演进到了3nm、2nm，用提升晶体管密度来提高性能的做法遇到了瓶颈，摩尔定律开始放缓甚至停滞。产业开始思考将不同工艺的模块化芯片，像拼接乐高积木一样用封装技术整合在一起，在提升性能的同时实现低成本和高良率，这就是芯粒。2022年，芯粒的高速互联标准通用芯粒互连技术正式推出。旨在定义一个开放的、可互操作的芯粒生态系统标准。

芯粒（Chiplet）是在2015年Marvell创始人之一周秀文(Sehat Sutardja)博士曾提出Mochi(Modular Chip，模块化芯片)架构的概念，这是芯粒最早的雏形。几十年来，半导体行业一直按照摩尔定律的规律发展着，芯片制造商凭借工艺技术的迭代，每18个月令芯片性能提升一倍。但随着近年来先进工艺演进到了3nm、2nm，用提升晶体管密度来提高性能的做法遇到了瓶颈，摩尔定律开始放缓甚至停滞。产业开始思考将不同工艺的模块化芯片，像拼接乐高积木一样用封装技术整合在一起，在提升性能的同时实现低成本和高良率，这就是芯粒。2022年，芯粒的高速互联标准通用芯粒互连技术正式推出。旨在定义一个开放的、可互操作的芯粒生态系统标准。收起

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  • AI、具身智能、先进封装，一会尽览！欢迎免费报名！
    “第六届集成电路设计创新会议暨应用展”（ICDIA 2026）将于8月20-21日在南京扬子江国际会议中心召开，诚邀您参加！ 会议以“AI赋能 · 智创芯未来”为主题，围绕AI创芯下的前沿技术，包括AI芯片架构、智能EDA、3D芯片与先进封装、存算一体、智能汽车、端侧AI、Chiplet异构集成、量子与光计算、系统级协同设计(SDT)、RISC-V协同创新，邀请行业大咖和企业领袖探讨后摩尔时代创芯
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  • 7月央采放榜：兆芯ZX86方案荣登笔记本采购量榜首
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  • 一文看懂Chiplet：芯片为什么要“拆开做”？
    本文介绍了基于晶圆级集成的无交换机Dragonfly互连架构及其性能优势。当前高性能计算依赖高端交换机，成本和能耗高。随着高速线缆和封装技术进步，计算芯片的片上网络和I/O吞吐量显著提升。新型互连网络利用芯片本地接口和片上网络扩展，如特斯拉的Dojo D1芯片。 然而，晶圆级集成面临挑战，包括2D-Mesh拓扑的扩展性差、晶圆内外带宽差异、高阶拓扑的路由问题。基于晶圆级集成的无交换机Dragonfly架构由芯粒、芯粒组、晶圆、晶圆组和系统构成，支持高效扩展。 芯粒通过晶圆内平面网络聚合成芯粒组，每个芯粒组通过转换模块连接到晶圆外。晶圆组内部全互连，晶圆组间通过标准封装和互连技术实现长距离连接。系统由多个晶圆组完全互连。 无交换机Dragonfly架构的可扩展性受晶圆物理尺寸和芯粒组内芯粒网络性能限制。全局饱和吞吐量可通过分带宽和拓扑结构估算。芯粒组内部2D-Mesh结构的双向对分带宽仅为无阻塞交换机的一半，可能导致瓶颈。 无交换机Dragonfly网络的直径由全局跳步和本地跳步组成，较传统基于交换机的Dragonfly网络更具优势。晶圆级集成显著降低成本，提高密度，减少数据中心的物理尺寸和电缆长度，带来全面的成本节约。
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    chiplet
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  • 重磅议程 | CSPT × iTGV 2026半导体封装测试暨玻璃基板生态展
    一、展会平面图 2026.05.28-29 · 无锡国际会议中心 江苏省无锡市滨湖区清舒道100号 场馆布局： A厅、B厅、C厅为展区 D厅为论坛区（含太湖D厅及 101/102A/102C/105 等会议室） 展区涵盖： 半导体封装测试暨玻璃基板生态展区 Chiplet 与先进封装产业协同应用展区 封测链融合专区 CPO 光电融合专区 工艺展示区 CoWoS 先进封装工艺展示区：键合、切割 →
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    chiplet CoWoS封装
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  • 后“正交化”工程实践：验证已成为贯穿全生命周期的系统性工作
    西门子数字化工业软件首席验证科学家 Harry Foster 半导体行业长期依赖一个核心假设：复杂问题可拆解为相互独立的领域。逻辑、时序、功耗、热管理、软件及封装各自独立优化。这种“正交化”（Orthogonalization）模式支撑了数十年的行业演进。 如今，这一假设正在失效。 设计正从单芯片转向异构、多芯片、软件定义平台。电源状态干预功能行为，温度梯度影响时序精度，软件负载重塑内存与一致性表
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    半导体行业 软件
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  • 专家洞察：功率而非面积：边缘GPU设计为何迎来新纪元
    半导体发展历经几十年，一直遵循缩小制程节点、增加逻辑密度、提升时钟频率的模式。随着进入2纳米以下制程，GPU设计面临严峻的物理极限，主要受限于散热问题，功耗而非面积成为决定性因素。未来十年，GPU架构需要转向并行处理和能效优化，功耗将是系统的主要限制因素。Chiplet架构虽可缓解部分问题，但在边缘设备中，真正关键的是功耗管理和热分布设计。
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    GPU chiplet
  • 从AMD、英特尔、亚马逊看Chiplet与系统设计的未来
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    2025年末的半导体圈，三条技术新闻勾勒出先进封装的“三国杀”格局：台积电CoWoS产能缺口扩大至15%，英伟达Blackwell芯片交货期被迫延长；AMD MI300凭借Chiplet+3D IC混合架构，在AI算力测试中追平英伟达；三星携SoP技术斩获特斯拉165亿美元订单，试图弯道超车。从CoWoS的产能垄断到Chiplet的快速普及，再到3D IC的垂直突破，这场看似混乱的技术混战，实则是产业对性能极限、成本控制、供应链安全的深层博弈。拨开技术迷雾，我们能看到这场“路线之争”的四大核心命题。
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  • Chiplet堆叠芯片时代EDA⁺新范式，聚力构建先进封装应用生态平台
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    18A不仅是英特尔自身工艺的里程碑，更预示着芯片制造一种新范式的成熟：通过开放、异构与集成，在性能、能效与成本之间找到最优解，就能支撑AI规模化落地的多元需求。
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    2025/10/12
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  • 英特尔18A高能量产在即，凭什么重构AI下半场芯片逻辑？（上篇）
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  • 9月30日截止｜中国半导体封装测试技术与市场大会（CSPT 2025），限时免费报名
    尊敬的嘉宾： 中国半导体封装测试技术与市场大会（CSPT）将于2025年10月28–29日在江苏省淮安市精彩亮相。作为国内唯一覆盖封装与测试全产业链的专业平台，CSPT迄今已在无锡、天水、江阴、南通等地成功举办20余届，持续推动先进封装量产化、可靠性测试体系完善以及上下游产业协同。本届移师淮安，将在AI与算力需求爆发的窗口期，面向2.5D/3D、HBM、Chiplet与异构集成等前沿方向，全面呈现
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    芯片设计 封装
    9月30日截止｜中国半导体封装测试技术与市场大会（CSPT 2025），限时免费报名
  • 国产AI训练与推理芯片破局之战
    在全球人工智能军备竞赛的至暗时刻，一颗芯片的重量，足以压垮一个国家的智能未来。 当OpenAI用ChatGPT惊艳世界，当硅谷巨头们为争夺下一万张H100显卡而豪掷千金，一个冰冷的事实摆在我们面前：没有算力，所有关于大模型的豪言壮语都是空中楼阁。而算力的心脏——高端AI训练与推理芯片，正成为大国博弈中最关键的战略物资。 在这场没有硝烟的战争中，中国的科技产业正上演一场惊心动魄的破局之战。国产AI云
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  • Chiplet与UCIe技术：架构、验证与未来发展方向
    一、Chiplet技术核心概念与优势 Chiplet（小芯片）是一种模块化芯片设计方法，将复杂功能拆分为独立的小型芯片（如计算、存储、I/O单元），再通过先进封装集成。其核心优势包括： 提升良率与降低成本： 小芯片面积更小，缺陷率低，良率显著高于大芯片。同时，可混合使用不同工艺节点（如5nm计算单元+12nm I/O单元），避免全系统采用昂贵制程，降低制造成本。 设计灵活性与快速迭代： 模块化设计
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  • 边缘AI技术爆发式增长 | elexcon2025深圳国际电子展暨嵌入式展90%展位已售罄
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