三星亮出HBM5与zHBM路线图：AI存储的竞争，从"堆层数"走向"改架构"

在9月1日的SEMICON Taiwan 2026存储高峰论坛上，三星电子存储产品规划副总裁崔璋石（Jangseok Choi）披露了下一代高带宽存储器（HBM）与3D存储架构的完整路线图，涵盖HBM5、zHBM以及面向大容量AI存储的zNAND-O。在SK海力士、美光紧咬不放的当下，这份路线图不仅是产品规划，更是三星对AI基础设施存储器市场话语权的再次宣誓。

HBM5：2nm基底+20层堆叠，2028年前后量产

按照三星的规划，HBM5作为HBM4E的下一代产品，目标性能达到HBM4E的2倍，每瓦性能提升20%，热阻降低20%。为支撑这一跃升，三星将HBM5的基础裸片（Base Die）从HBM4/HBM4E所用的4nm工艺，升级为自研2nm节点——这是存储行业首次将2nm级先进制程引入HBM产品。

在堆叠规格上，三星为HBM5准备了12层、16层、20层三种DRAM堆叠方案，预计在HBM4E之后，于2028年前后进入量产。

热阻降低20%这一目标值得关注：随着AI加速器功耗持续攀升，HBM的散热能力正日益成为系统瓶颈，单纯提升带宽已经不够，热管理必须同步进化。

zHBM：抛弃2.5D中介层，存储"叠"到处理器上方

如果说HBM5是"改进"，那zHBM就是架构级的"掀桌子"。

传统HBM采用2.5D封装，存储器与AI加速器（xPU）并排放置在硅中介层上，数据"横着走"。zHBM则把存储器直接垂直堆叠在处理器（GPU/CPU）正上方，从"并排坐"变为"叠罗汉"，通过大幅缩短数据传输路径来实现带宽与能效的同步提升。

三星为zHBM设定的目标极为激进：相比HBM4E，性能提升8倍、每瓦性能提升3倍、热阻降低75%—90%。该产品预计2029年之后推出，属于三星更长远的技术储备。

CUBE战略：三星的3D存储总纲

支撑上述产品的，是三星此次同步提出的CUBE战略——聚焦Capacity（容量）、Utilization（利用率）、Bandwidth（带宽）、Efficiency（效率）四大方向。其核心思路是：通过垂直堆叠突破PCB面积限制，用垂直高速通道替代水平数据路径，并优化逻辑与存储的放置方式来降低延迟。

在NAND领域，三星同步推进zNAND-O，目标在2028年送样，以NAND的密度提供接近DRAM的速度，应对生成式AI与大语言模型对"DRAM级速度、NAND级容量"的双重诉求。

产业解读：竞争维度已经改变

把这份路线图放到HBM三巨头竞争格局中看，信号十分清晰：

三星押注2nm GAA基底+HPB导热通道，试图用制程优势弯道超车；

SK海力士将HBM4E基础裸片交给台积电3nm代工，深度绑定英伟达；

美光则主打低功耗差异化路线。

更深刻的产业转向在于：HBM正在从"标准品"变为"半定制系统级元件"。基础裸片采用代工厂级逻辑工艺后，英伟达的HBM与AMD的HBM在物理结构上将是不同产品，"存储厂商"与"逻辑芯片厂商"的边界开始模糊。

需要冷静看待的是：HBM5的2倍性能、zHBM的8倍性能目前均为厂商研发目标值，非最终量产规格。zHBM所需的晶圆对晶圆键合（WoW）、混合铜键合（HCB）等先进封装工艺，在良率、散热、成本上仍面临硬仗，2029年这一时间窗也存在延后的可能。

无论如何，三星这份路线图清晰地传递出一个判断：AI存储的军备竞赛，已经从"谁堆得更高、跑得更快"，升级为"谁先改掉2.5D架构、谁先攻克先进封装"。下一站，不属于单纯的DRAM厂商，而属于那些能把存储、逻辑、封装放在一起协同设计的玩家。