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• 硬件工程师的“护城河”，为什么越来越多人选择死磕 FPGA？

  FPGA工程师因其独特的硬件设计能力和高薪职位，在硬件行业中占据重要地位。FPGA的学习重点在于并行思维、时序意识和资源感知，而非单纯的编写代码。尽管学习曲线陡峭，但FPGA工程师凭借其独特的优势和深厚的经验积累，成为硬件行业的宝贵人才。随着AI的发展，FPGA工程师的需求并未减弱，反而因AI的应用而获得更多机会。

  芯火平台

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  21小时前

  FPGA 硬件工程师
• 国产FPGA闯出新速度，HME-PV为AI视觉注入新动能

  2026年，全球FPGA市场正迎来新一轮增长周期。据市场研究机构预测，全球FPGA市场规模将从2025年的约100亿美元增长至2026年的110亿美元，并以超过9%的年复合增长率持续扩张。AI推理的爆发、5G开放网络的部署以及汽车电子对可重构硬件的刚性需求，构成了这一轮增长的核心驱动力。

  芯师爷

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  07/15 13:27

  FPGA AI视觉

  
• 为什么很多人，找工作才第一次听说FPGA？

  为什么很多人，找工作才第一次听说FPGA？

  芯火平台

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  07/13 11:42

  FPGA

  
• FPGA频率测量：从原理到工程实践的四种硬核方案

  在FPGA开发中，频率测量是一个既基础又考验功底的课题。无论是通信系统中的载波同步、电机控制里的转速反馈，还是数字信号处理与系统时钟监控，准确获取信号频率都是第一步。

  lee

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  07/13 10:38

  FPGA 频率测量

  
• ALINX 2026慕尼黑上海电子展圆满收官！全方位展示 FPGA 异构方案、汽车电子后视镜

  盛夏七月，万商云集。为期三天的 2026 慕尼黑上海电子展（electronica Shanghai）在上海新国际博览中心圆满落下帷幕。作为电子行业的年度风向标，本届展会聚焦边缘 AI、智能汽车、人形机器人等前沿赛道，上演了一场科技力爆棚的“行业大阅兵”。 在这场科技盛宴上，芯驿电子 ALINX  围绕“AI异构开发平台、汽车电子后视镜、高端国产化平台”三个方面集中展示了丰富产品线，在现场与大量客

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  07/06 14:29

  FPGA 慕尼黑上海电子展
• 西门子Smart200与MR20一体式IO组态过程

  本文介绍了如何将MR20-PN-1616与西门子Smart200控制器连接并进行组态的过程。首先连接控制器和IO模块，然后安装GSD文件并在STEP7-MicroWIN SMART中组态。接下来修改IP地址并通过网关工具集进行设置。最后在STEP7中配置PLC角色和设备信息，并生成分站配置。通过状态图表监控输入输出信号，完成组态测试。

  明达智控

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  07/03 08:13

  组态软件
• 西门子S7-1500与MR20一体式IO在博途V18的组态过程

  本文介绍了如何将MR20-PN-1616与西门子S7-1500控制器连接并进行组态的过程。首先连接控制器和IO模块，然后安装GSD文件并在TIA Portal V18中进行组态配置。接下来设置PG/PC接口，添加硬件组态并分配IP地址和设备名称。最后建立监控表并下载程序，通过控制开关量输出点来测试输入输出信号一致性。整个过程详细展示了从硬件连接到软件配置的完整步骤。

  明达智控

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  07/03 08:11

  I/O模块 博途软件
• 西门子S7-1500与MR30分布式IO组态过程

  MR30分布式IO系统通过PROFINET总线连接过程信号，采用明达MR30-FBC-PN耦合器、MR30系列模块及西门子CPU 1511-1 PN组成。实验材料清单详细列出各组件及其品牌和数量。组态过程包括安装耦合器、连接CPU和MR30-FBC-PN、安装GSD文件并在STEP7 Professional V19中进行配置。测试阶段通过监控与强制列表监控输入输出信号，确保系统正常运行。

  明达智控

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  07/03 08:09

  PROFINET I/O模块
• 双向GaN商业化再提速，3家光伏微逆企业导入

  光伏微逆赛道迎来双向GaN技术大规模商用，Enphase和Eggtronic先后导入双向GaN方案，潜在市场需求规模约为4400万颗，价值约1.3亿美元。微逆厂商纷纷采用单极拓扑设计，如屹晶微电子、兆易创新、羲和未来等，展现出双向GaN在效率和成本上的优势。然而，双向GaN面临多源供应不足、可靠性要求高和驱动电路复杂等问题，需进一步解决。

  行家说三代半

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  06/30 22:35

  GaN 光伏逆变器
• 中国高速接口IP授权服务，国内哪几家做得比较系统？（2026参考）

  半导体IP授权是个宽泛的概念。处理器IP、接口IP、模拟IP面向的需求场景和评估逻辑各不相同。AI训练芯片、HPC处理器等大算力芯片设计团队最集中的需求方向，是高速接口IP：HBM存储接口、PCIe主机接口、RDMA网络互联、UCIe Chiplet互联，每一类都直接影响芯片的算力表现和系统集成效率。同时随着芯片设计规模越来越复杂，接口IP与EDA工具也呈现出强绑定的格局。本文聚焦这一细分方向，梳

  eefocus_4210003

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  06/30 08:49

  合见工软 高速接口
• 【黑金云课堂】FPGA技术教程FPGA基础：SD卡读写实验

  一、实验概述 本实验基于纯 FPGA 板卡，通过 SPI 接口驱动 SD 卡，实现底层硬件与存储介质的直接交互。SD 卡作为嵌入式系统的核心存储介质，内部集成了 NAND Flash 控制器，可简化主机对存储介质的管理。本实验是音频播放、图片读取、系统日志等高级功能的基础。 核心目标 理解FPGA与SD卡的SPI硬件连接 掌握SD 2.0协议SPI模式规范 运用Verilog HDL构建SD卡SP

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  06/29 11:37

  FPGA
• YOV2525DP 10MHz恒温晶振：专为HiFi音频打造的超低相噪时钟方案

  随着数字音频技术的发展，DAC 解码器、数字转盘、网络播放器等 HiFi 设备对时钟性能的要求越来越高。在音频系统中，时钟不仅决定数据传输的准确性，更直接影响声音的解析力、声场表现和细节还原能力。作为数字音频链路中的核心基准，恒温晶振（OCXO）凭借超高稳定度和超低相位噪声，正逐渐成为发烧级 HiFi 设备和10MHz 主时钟（Master Clock）系统的主流选择。 一、时钟如何决定数字音频的

  深圳扬兴科技有限公司

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  06/27 16:48

  晶振 恒温晶振

  
• 人形机器人关节模组时钟方案—推荐YSO150HT宽温有源晶振

  人形机器人要实现流畅步态与精准抓取，全身20–40个一体化关节的毫秒级实时协同是关键。然而，关节模组内部集成了电机、减速器、编码器及驱动主控板，空间极度受限，且长期处于高热、剧烈振动、强电磁干扰的复杂工况。 在这套高度集成的分布式控制系统中，任何微小的时钟偏差都会导致动作失调或抓取失准。因此，配套晶振必须迈过耐高温、低温漂、抗振动与极致小型化的严苛门槛。 一、YXC关节模组优选方案：宽温有源晶振Y

  深圳扬兴科技有限公司

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  06/26 17:00

  人形机器人 晶振

  
• 【黑金云课堂】FPGA技术教程Linux开发：DP音频播放与VCU视频解码

  一、DP 音频播放 1. 音频基础知识 数字音频由采样率、位深、声道数三个参数定义。 参数 说明 常见值 采样率 每秒采样次数 44100Hz(CD)、48000Hz(DVD) 位深 单个采样存储位数 16bit、24bit、32bit 声道数 音频通道数量 1 (单声道)、2 (立体声) 计算公式：比特率 = 采样率 × 位深 × 声道数 示例：CD 音质 = 44100 × 16 × 2 =

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  06/25 09:13

  FPGA Linux
• 2026 慕尼黑上海电子展，ALINX FPGA 展品抢先看！

  2026年7月1日至7月3日，慕尼黑上海电子展（electronica China）将在上海新国际博览中心盛大举行。 ALINX 将携最新高端 FPGA 平台、异构计算系统、射频通信方案、FMC 子卡、汽车电子后视镜系统及硬件在环仿真测试等多款方案产品亮相展会。 现场更有展位打卡礼、互动体验礼等多重福利等您领取。欢迎前来体验前沿技术，也把惊喜礼品带回家。 我们把搭载电子后视镜系统的特斯拉Model

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  06/20 09:36

  FPGA 开发板
• 低功耗RTC YSN8563｜智能电表续航升级优选方案

  随着国家电网智能电表标准化升级，分时计费、远程抄表、断电数据留存储等功能已成为智能电表行业标配。RTC芯片为智能电表提供基础的时间基准和定时唤醒能力，支撑分时计费与定时抄表等功能的时序逻辑。RTC芯片的性能会影响到电表的计量一致性、及长期运维成本。 一、直击智能电表RTC选型两大痛点 痛点一：电表长期通电，RTC自身耗电不可忽视 智能电表长时间稳定运行，RTC 始终活跃。YSN8563工作电流仅

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  06/18 15:47

  智能家居 AR眼镜

  
• N2.535 | YXC扬兴科技邀您共赴2026慕尼黑上海电子展

  N2.535 | YXC扬兴科技邀您共赴2026慕尼黑上海电子展

  深圳扬兴科技有限公司

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  06/17 10:22

  人形机器人 晶振

  
• AM调制信号DDS生成FPGA设计 Verilog Vivado VHDL

  本设计实现AM调制FPGA波形生成，使用Vivado和VHDL，通过DDS Compiler IP生成数字波形并预留输出端口，适用于数字调制和DDS波形发生器。设计包括am_mod顶层模块和dds_compiler_0实例，支持多种仿真环境。

  FPGA代码设计学习资料

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  06/17 07:03

  vhdl vivado
• UART串口控制12路IO输出Verilog Vivado

  本设计实现了一个基于 UART 串口接收的多路 IO 控制模块，使用 Verilog 在 Vivado 中编写。系统通过串口输入 16 位控制数据，驱动 12 路输出口。设计采用两步接收机制组装控制字，并将其映射到 12 路输出。模块结构清晰，适合快速搭建可下载验证的 IO 控制原型。

  FPGA代码设计学习资料

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  06/16 07:27

  verilog vivado
• 软件工程师预判：未来3年，舵机技术的4大迭代趋势

  在机器人与自动化产业高速爆发的当下，很多人会陷入一个认知误区：认为舵机的升级迭代核心在于硬件精进，比如齿轮精度、电机性能、材质工艺等。但深耕舵机软件研发多年，我始终认为：硬件决定舵机的基础上限，软件才是决定产品差异化、智能化、场景适配能力的核心关键。 纵观近几年行业发展，舵机硬件已经趋于同质化，行业竞争早已从硬件堆叠，全面转向软件算法、控制逻辑、智能生态的比拼。舵机的进化，从来不是单一硬件的升级，

  高德诚科技

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  06/15 16:42

  舵机

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